FPGA的主要操作是將5個ADS8361的10路串行采集數據轉換成20個8 bit數據，再將數據鎖存，同時產生鏈路時鐘，將鎖存后的數據發送到TSl01鏈路口。需要實現的時序如圖4所示，其中CLOCK是TSlOl外部時鐘，ADCLK是ADS8361的工作時鐘，是CLDCK的5分頻，占空比為60％，CONVST與RD相連接，LINKCLK是鏈路時鐘，LINKDATA是鏈路數據。

　　使用鏈路傳輸時，TSl01在鏈路時鐘的上升沿和下降沿都鎖存數據，20個8 bit數據需要lO個鏈路脈沖，而鏈路口每次至少需要傳輸128 bit的數據，即至少需要8個脈沖，且發送數據需要的脈沖數必須為8的倍數。所以設計中每次通過鏈路發送數據的脈沖數為16個，前10個傳輸A/D轉換器采集到的數據，其后的6個脈沖發送0x55。發送到鏈路的數據是A/D轉換器上次轉換的結果。TSl01可以設置鏈路口工作時鐘為內核時鐘的2、3、4、8分頻，設計中TSl01外部時鐘CLOCK是50MHz，內核時鐘是CLOCK的5倍頻即250 MHz，鏈路口接收數據時FPGA給TSIOI的鏈路時鐘LINKCLK是25 MHz TSl01鏈路口工作時鐘應盡量接近鏈路時鐘LINKCLK，所以設置TSl01鏈路口工作時鐘為內核時鐘的8分頻即31.25 MHz。

　　系統采用鏈路中斷方式接收FPGA送來的數據，鏈路中斷方式數據接收的程序如下：

　　6 A/D轉換器電路的設計和使用

　　設計高精度A/D轉換器的關鍵是保證有效位數，ADS8361的輸入動態范圍為：±2.5 V，每個量化單位對應0.076 mV，因此應設法降低噪聲和干擾。噪聲和干擾的來源主要有二種：一種是A/D轉換器自身的噪聲如量化噪聲等，另一種是周圍電路產生的噪聲干擾。前者是A/D轉換器固有的，后者的大小遠遠超過前者，特別是電源、模擬/電路數字電路之間的干擾。ADS8361的差分輸入方式大大降低了共模干擾。設計中主要考慮如何在電路中減少其他噪聲和干擾。

　　電源設計是抑制噪聲的關鍵，本文介紹的設計具有多種電壓（模擬5 V、-5 V和數字3.3 V、1.2V等）并且是混合模擬和數字信號的板級設計，選擇合適的電源電路，合理地進行電源層和地層的切割是很重要的。開關電源具有體積小、效率高、輸出穩定等優點，同時能夠很好地解決TSlOl的上電次序問題，但紋波明顯。開關頻率越高輸出電壓紋波越小，電路中選用的電感器在10μH~200 μH為宜，電路中可以使用ESR小、容值大的電容器構成去耦電路，同時在板上放置多種電容器進行濾波。

　　減少數字信號干擾也可以有效提高A/D轉換器的精度，布板和布線時要使ADS8361模擬差分信號輸入區域盡量遠離數字信號，FPGA設計中盡量避免多個信號電平同時翻轉，同時給A/D轉換器提供良好的工作時鐘，應使用串聯終端法，串聯1只小電阻器可以很好減少時基抖動，時鐘信號進入A/D轉換器的布線越短越好，同時不要離數字信號太近，也不要靠近模擬區，否則會增加模擬區的噪聲。同時要注意單點共地，在共地的點上串接1個磁珠。設計中使用了多層板布局，在輕載情況下可以將輸出電壓紋波減到4mV。

　　7 結束語

　　筆者設計一種通過TSl01鏈路口進行多A/D轉換器多通道高精度數據采集的實現方法，在DSP信號采集處理系統中可以不占用總線，實現并行數據傳輸和處理，有更高的實時性，同時探討了如何提高A/D轉換器精度的問題。該設計方法已經應用于多種并行和串行A/D轉換電路中，具有通用性。