引言

　　硅片級可靠性（WLR）測試最早是為了實現內建（BIR）可靠性而提出的一種測試手段。硅片級可靠性測試的最本質的特征就是它的快速，因此，近年來它被越來越多得用于工藝開發階段。工藝工程師在調節了工藝后，可以馬上利用WLR測試的反饋結果，實時地了解工藝調節后對可靠性的影響。這樣就把可靠性測試糅合和工藝開發的整個過程當中。如今，工藝更新換代非常快，所以，WLR就成為了一種非常有效的快速方法使工藝開發的進程大大加快。同時，各個公司在工藝開發后都會發行一個針對WLR的技術報告，這也為業界廣泛接受。JEDEC也為此專門制定了一個標準，而且不定時的更新其內容。

　　WLR要測試的項目主要有以下幾大類：①互連線可靠性（電遷移）；②氧化膜可靠性；③熱載流子及NBTI；④等離子損傷（天線效應）等。用于工藝開發的WLR流程主要如下。

　　首先，制定一個WLR計劃，包括對測試樣品的要求（樣品數、測試面積、Lot數等），一些設計規則和所有達到的規范。比如說電遷移中，要給出最大設計電流，器件使用溫度等，評價氧化膜的可靠性時，如果是用斜坡電壓法則要求測試面積大于10cm2，缺陷密度不能大于一定的值（D0）；如果是用恒定電壓法，則要給出加在柵極上的電壓分別有多大等等。在評價熱載流子效應時，一般要求熱載流子中直流壽命大于0.2年等。下面詳細介紹一下各個項目。

　　互連線可靠性（電遷移）

　　電遷移（EM）是微電子器件中主要的失效機理之一，電遷移造成金屬化的開路和短路，使器件漏電流增加。在器件向亞微米、深亞微米發展后，金屬化的寬度不斷減小，電流密度不斷增加，更易于因電遷移而失效。因此，隨著工藝的進步，EM的評價備受重視。

　　導致電遷移的直接原因是金屬原子的移動。當互連引線中通過大電流時，靜電場力驅動電子由陰極向陽極運動，高速運動的電子與金屬原子發生能量交換，原子受到猛烈的電子沖擊力，這就是所謂的電子風力。但是，事實上金屬原子同時還受到反方向的靜電場力。當互連線中的電流密度較高時，向陽極運動的大量電子碰撞原子，使得金屬原子受到的電子風力大于靜電場力。因此，金屬原子受到電子風力的驅動，使其從陰極向陽極定向擴散，從而發生電遷移。

　　傳統的評價電遷移的方法是封裝法。對樣品進行封裝后，置于高溫爐中，并在樣品中通過一定電流，監控樣品電阻的變化。當樣品的電阻變化到一定比例后，就認為其發生電遷移而失效，這期間經過的時間就為在該加速條件下的電遷移壽命。但是封裝法的缺點是顯而易見的，首先封裝就要花費很長的時間，同時，用這種方法時通過金屬線的電流非常小，測試非常花費時間，一般要好幾周。因為在用封裝法時，爐子的溫度被默認為就是金屬線溫度，如果有很大的電流通過金屬線會使其產生很大的焦耳熱，使金屬線自身的溫度高于爐子的溫度，而不能確定金屬線溫度。

　　所以，后來發展了自加熱法（ISO-thermal）。該方法不用封裝，可以真正在硅片級測試。它是利用了金屬線自身的焦耳熱使其升高。然后用電阻溫度系數（temperature coefficient of resistance，TCR）確定金屬線的溫度。在實際操作中，可以調節通過金屬線的電流來調節它的溫度。實際應用表明，這種方法對于金屬線的電遷移評價非常有效，但是對于通孔的電遷移評價，該方法就不適用了。因為，過大的電流會導致通孔和金屬線界面出的溫度特別高，從而還將無法確定整個通孔電遷移測試結構的溫度。針對這種情況，又有研究者提出了一種新的測試結構——多晶硅加熱法。這種方法是利用多晶硅作為電阻，通過一定電流后產生熱量，利用該熱量對電遷移測試結構進行加熱。此時，多晶硅就相當于一個爐子。該方法需要注意的是在版圖設計上的要求比較高，比如多晶硅的寬度，多晶硅上通孔的數目等都是會影響其加熱性能的。

　　以上三種方法得到的都是加速測試條件下的電遷移壽命，我們需要的是在使用條件和設計規則電流下的電遷移壽命，利用Black方程來推得我們想要的電遷移壽命。 氧化膜可靠性

　　集成電路以高速化和高性能化為目標，實現著進一步的微細結構。隨著微細結構在工業上的實現， 降低成本和提高集成度成為可能。另一方面，隨著MOS 集成電路的微細化，柵氧化層向薄柵方向發展，而電源電壓卻不宜降低，柵氧化層工作在較高的電場強度下，從而使柵氧化層的抗電性能成為一個突出的問題。柵極氧化膜抗電性能不好將引起MOS器件電參數不穩定，進一步可引起柵氧的擊穿。柵氧擊穿作為MOS 電路的主要失效模式已成為目前國際上關注的熱點。

　　評價氧化膜可靠性的結構一般都是MOS電容，評價氧化膜不同位置的特性，需要設計不同的結構，主要有三種結構：大面積MOS電容，多晶硅梳狀電容，有源區梳狀電容等。評價氧化膜的方法主要有斜坡電壓法，恒定電壓法以及恒定電流法（用的相對較少）。

　　斜坡電壓法

　　測試時使MOS電容處于積累狀態，在柵極上的電壓從使用電壓開始掃描一直到氧化膜擊穿為止，擊穿點的電壓即為擊穿電壓（Vbd），同時我們還可以得到擊穿電量（Qbd）。按照JEDEC標準，用斜坡電壓法時，總的測試結構的氧化膜面積要達到一定的要求（比如大于10cm2等）。做完所有樣品的測試后，對得到的擊穿電壓進行分類：

　　● 擊穿電壓《使用電壓：早期失效；

　　● 使用電壓《擊穿電壓

　　● 擊穿電壓》m×使用電壓：本征失效

　　然后計算缺陷密度D：

　　D＝（早期失效數＋可靠性失效數）/總的測試面積；

　　如果D《 D0，則通過；

　　如果D》D0，則沒有通過。

　　此外，得到的擊穿電量也可以作為判定失效類型的標準，一般當Qbd《0.1C/cm2 就認為是一個失效點，但是當工藝在0.18μm以上，Qbd一般只是作為一個參考，并不作為判定標準，因為Qbd和很多測試因素有關。

　　恒定電壓法

　　在柵極上加恒定的電壓，使器件處于積累狀態。這就是一般所說的TDDB（time dependent dielectric breakdown ）。經過一段時間后，氧化膜就會擊穿，這期間經歷的時間就是在該條件下的壽命。在測得三個高于使用電壓的電壓的壽命后，用一定的模型就可以推得在使用條件下的壽命。推算TDDB壽命的模型主要有兩種，E模型和1/E模型。已有的研究表明，在不同的電場下TDDB壽命符合不同的模型，在低場下符合E模型，在高場下符合1/E模型，這就給使用條件下的TDDB壽命的推算帶來很大麻煩。為了使用E模型，必須測得在較低電場下的TDDB壽命，但是這樣的話就要花費相當大的測試時間，這是目前需要解決的一個問題。

　　熱載流子效應

　　隨著MOSFET器件尺寸的不斷縮小，熱載流子效應嚴重地影響器件與電路地可靠性。對熱載流子效應的研究已經成為MOSFET可靠性研究地熱點之一。工藝和器件工程是在調整工藝和器件參數時，必須考慮到熱載流子效應。薄柵器件熱載流子效應引起器件退化的主要因素有三個：1、氧化層中的電荷注入與俘獲；2、電子和俘獲空穴復合引起的界面態；3、高能粒子打斷Si－H鍵引起的界面態。

　　熱載流子效應研究的主要目的之一是建立壽命的可靠性預測模型。在實際運用中，一般有兩種模型：Isub 模型和Isub/Id模型。因為對于PMOS，熱載流子效應不是非常明顯，所有對于PMOS，一般會對其進行閾值電壓穩定性或者NBTI （negative bias temperature instability）的測試。對這些項目的測試方法和要求JEDEC標準都給出了較為詳細的規定。

　　等離子損傷

　　等離子工藝已經成為現代集成電路制造中不可缺少的一部分。 它具有很多優點，如方向性好，實現溫度低，工藝步驟簡單等，但同時它也帶來很多對MOS器件的電荷損傷。隨著柵極氧化膜厚度的減小，這種損傷就越來越不能被忽視。它可以劣化柵極氧化膜的各種電學性能，如：氧化層中的固定電荷密度、界面態密度、平帶電壓、漏電流等以及和擊穿相關的一些參數。導致等離子損傷的本質原因是等離子中正離子和電子分布不均勻。在局部區域，正離子和電子的分布可能是不平衡的，至少在剛開始的時候是可能的，這些非平衡電荷會對非導體表明充電，電荷積累到一定程度后就會發生F-N 電流，造成對柵極氧化層的損傷。而正離子和電子分布不均勻會主要發生在多晶硅和金屬刻蝕時以及光刻膠剝離時。

　　已有的研究表明，天線比越大，等離子損傷越厲害。所以對于每種情況（金屬、多晶體硅、通孔等），我們要通過評價，最后給出一個結果，說明在多少的天線比以下是安全的，供電路設計工程師參考。這也是設計規則檢查（design rule check，DRC）的一部分。

　　除了以上說提到的這些測試項目以外，還有氧化層中可動離子的測試也是目前非常關注的一個項目。

　　結語

　　隨著工藝改進速度的不斷加快，硅片級可靠性的重要性越來越被體現出來。它可以快速的反映出工藝條件的變化對可靠性的影響，把可靠性整合在工藝開發的整個過程當中。本文在分析硅片級可靠性測試的重要性的基礎上，介紹了硅片級可靠性所涉及的各個項目。同時，對各個項目的測試和評價方法也做了詳細的分析。通過對硅片級可靠性測試的現狀分析可以看出，其測試方法、測試速度及準確性等方面還需要不斷改善和提高。