在芯片的生產，制造，測試，存儲，運輸，裝配及使用等過程中，都會產生大量的靜電荷，靜電放電(ESD, Electrostatic Discharge)現象無處不在。隨著器件特征尺寸的降低和電路復雜化的提升，靜電放電問題也逐漸成為集成電路中非常重要的可靠性問題之一。

下面小編就給大家簡單科普一下靜電放電的基本概念、模型、測試方法以及常用于I/O接口的靜電防護器件和電路。

靜電放電的基本概念

靜電放電現象指的是芯片在制造，運輸，使用的過程中都會積累的電荷，這些電荷可以通過芯片引腳進入電路內部，瞬間產生高達數安的電流，從而將芯片燒毀。

靜電放電產生的失效機制主要有兩種，一種是熱擊穿，一種是電擊穿。產生熱擊穿的根本原因是ESD脈沖產生了瞬間大電流，這時因為半導體組件的熱傳導特性都不是很好，由ESD電流所產生的大量熱量使得溫度上升，而由于ESD現象所發生的時間非常短暫，所以此過程中產生的熱量很難被泄放。產生電擊穿的根本原因是大電場所引起的介質擊穿，這種情況經常發生在MOSFET的柵氧處。知道了產生ESD損害的原因，我們在ESD防護設計中就需要處理大電流和高電壓的問題。因此，片上ESD防護的原則有以下兩條：一是通過低阻通道安全泄放ESD電流，二是將電壓鉗在一個較低的水平。

靜電放電模型

ESD事件依據靜電放電產生原因及其對集成電路放電方式的不同可分成以下四類模型：

(1)人體放電模型(HBM, Human-Body Model)

(2)機器放電模型(MM, Machine Model)

(3)器件充電模型(CDM, Charged-Device Model)

(4)電場感應模型(FIM, Field-Induced Model)

以最為人熟知也最常用的人體放電模型(HBM)為例來介紹下ESD模型的概念。如圖1所示，HBM模型是指通過接觸芯片，人體上由于摩擦或其他因素所積累的靜電從芯片內流過泄放至地，放電時間只有幾百納秒，而瞬間的放電電流可達到數安培，從而足以將芯片內部的組件燒毀。對于一般商用芯片標準2KV 靜電防護電壓而言，其對應的瞬間放電電流最大值可達到1.33A。

靜電防護器件的常用測試方法

傳輸線脈沖測試(TLP, Transmission Line Pulse)是測量ESD防護元件的I-V特性曲線的一種方法，通過恒定阻抗傳輸線所生成的短脈沖用來模擬ESD脈沖，作用在防護器件上。

通過傳輸線可以產生ESD電流脈沖從而對ESD器件進行測試。在傳輸線脈沖測試中，傳輸線由電壓源充電，然后向器件輸入矩形脈沖電流。TLP測試的脈沖寬度與傳輸速度和傳輸線長度有關。在TLP測試方法中，脈沖寬度的選擇基于HBM模型，這種表征方法對于器件的導通特性提供了一個較為精確的估計，在二次擊穿點前的TLP測試曲線可以很好地表征器件在ESD壓力下的狀態。

圖2描繪的是在TLP脈沖下，待測器件的I-V特性曲線。該曲線中包含三個較為關鍵的技術指標，分別是觸發電壓Vt1，維持電壓Vh，以及二次擊穿電流It2。而這三點也限制了ESD設計窗口。觸發電壓需要小于內部電路的柵氧擊穿電壓以保證電路不受ESD影響，維持電壓需要大于內部電路的工作電壓以避免閂鎖問題，而二次擊穿電流則決定了靜電防護器件的最高耐壓值，表征了器件的防護等級。

圖2 ESD器件的I-V特性曲線

常見I/O接口的ESD防護器件及電路

對于IC設計來說，有效地設置片上ESD防護結構是最有效的方法。早期,齊納二極管被廣泛應用到ESD保護上，而后，隨著對ESD防護要求的提高，其他的ESD防護結構應運而生，比如BJT結構，MOS結構，可控硅(SCR, Silicon Controlled Rectifier)結構，以及其他雙向防護器件。

在芯片的I/O接口需要設置ESD防護器件和電路以確保當ESD事件到來時能夠進行有效的電流泄放，并且將電壓鉗制在一定的水平。下面簡要介紹I/O接口中常用的ESD防護器件及電路。

(1)結型二極管是最原始的ESD防護結構，由于其簡單高效，目前仍被廣泛使用。以齊納二極管為例，其正向偏置和反向偏置均可以用作ESD防護，典型電路如圖3。因為二極管的正向開啟電壓較低，單一的正向二極管一般不能夠單獨使用，取而代之的是二極管鏈，但是這樣又會引起達林頓效應。相比較來說，反向的二極管則更為簡單和實用。將二極管應用到ESD防護中的優勢是其可以加入到電路仿真當中。

圖3 應用到I/O口的二極管ESD防護器件

?(2)雙極結型晶體管(BJT)利用其回滯模型進行ESD防護，典型的防護電路如圖4。當正向的ESD脈沖加在I/O接口時，BJT Q1的集電結反偏直至擊穿，當電阻R上的壓降達到足夠大時，發射結開啟，Q1導通。此時集電極處的電壓VC下降，Q1進入到回滯區域，低阻泄放通道產生，安全泄放ESD電流。同時I/O接口處電壓被鉗制在較低的維持電壓。

圖4? 應用到I/O口的BJT ESD防護器件

?(3)最簡單的MOS類ESD防護器件是柵接地NMOS結構(ggNMOS, Gate Grounded NMOS)，其中漏極接I/O接口，源極、柵極和襯底都接地。其ESD防護性能由其寄生的NPN三極管決定，其柵接地的主要原因就是確保ESD防護結構在正常的工作情況下沒有泄漏電流。圖5是典型的MOS類ESD防護器件應用到芯片的I/O接口圖，其中I/O口到VDD之間使用了gdPMOS器件。gdPMOS器件和ggNMOS器件的原理相似，只是它利用其內部的寄生PNP三極管進行電流泄放。

圖5? 應用到I/O口的MOS類ESD防護器件

?(4)常用的ESD防護結構還包括RC觸發的NMOS結構(GCNMOS, Gate?Coupled NMOS)。該結構利用電容耦合的方法降低了器件的觸發電壓，并且有利于器件的均勻導通。根據不同的情況可以在RC觸發電路和NMOS的柵極之間加入反向器構成GDNMOS(Gate?Driven NMOS)結構，但是該結構觸發電路占用過多的版圖面積這一缺點也不容忽視。

圖6? 應用到I/O口的RC觸發的MOS結構


審核編輯：劉清