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印制電路板中的電磁干擾問題包括公共阻抗耦合、串擾、高頻載流導線產生的輻射，以及印制線條對高頻輻射的感應等。
1.PCB中的公共阻抗耦合問題
讓模擬和數字電路分別擁有自己的電源和地線通路，在可能的情況下，應盡量加寬這兩部分電路的電源與地線或采用分開的電源層與接地層，以便減小電源與地線回路的阻抗，減小任何可能在電源與地線回路中的干擾電壓。
一單獨工作的PCB的模擬地和數字地可在系統接地點附近單點匯接，如電源電壓一致，模擬和數字電路的電源在電源入口單點匯接，如電源電壓不一致，在兩電源較近處并一1~2nf的電容，給兩電源間的信號返回電流提供通路。
如此PCB是插在母板上的，則母板的模擬和數字電路的電源和地也要分開，模擬地和數字地在母板的接地處接地，電源處理與上面一樣。
2.PCB的布局
設計要求歸結如下：
當高速、中速和低速數字電路混用時，在印制板上要給它們分配不同的布局區域。
對低電平模擬電路和數字邏輯電路要盡可能地分離。
3.多層印制板設計
3.1 數字電路的電磁兼容設計中要考慮的是數字脈沖的上升沿和下降沿所決定的頻帶寬而不是數字脈沖的重復頻率。方形數字信號的印制板設計帶寬定為1／πtr，通常要考慮這個帶寬的十倍頻。
3.2 多層印制板設計要決定選用的多層印制板的層數。多層印制板的層間安排隨著電路而變，但有以下幾條共同原則。
（1）電源平面應靠近接地平面，并且安排在接地平面之下。這樣可以利用兩金屬平板間的電容作電源的平滑電容，同時接地平面還對電源平面上分布的輻射電流起到屏蔽作用。
（2）布線層應安排與整塊金屬平面相鄰。這樣的安排是為了產生通量對消作用。
（3）把數字電路和模擬電路分開，有條件時將數字電路和模擬電路安排在不同層內。如果一定要安排在同層；可采用開溝、加接地線條、分隔等方法補救。模擬的和數字的地、電源都要分開，不能混用。數字信號有很寬的頻譜，是產生干擾的主要來源。
（4） 在中間層的印制線條形成平面波導，在表面形成微帶線，兩者傳輸特性不同。
（5） 時鐘電路和高頻電路是主要的干擾和輻射源，一定要單獨安排、遠離敏感電路。
（6） 不同層所含的雜散電流和高頻輻射電流不同，布線時不能同等看待。
3.3 多層PCB的典型布層安排：
1 2 3 4 5 6 7 8 9 10
2層 S1，G S2，P
4層 S1 G P S2
6層 S1 G S2 S3 P S4 差
6層 S1 S2 G P S3 S4 一般
6層 S1 G S2 P G S3 好
8層 S1 S2 G S3 S4 P S5 S6 差
8層 S1 G S2 S3 G P S4 S5 一般
8層 S1 G S2 G P S3 G S4 好
10層 S1 G S2 S3 G P S4 S5 G S6
3.4 兩個基本原則
多層印制板設計中有兩個基本原則用來確定印制線條間距和邊距：
20－H原則 所有的具有一定電壓的印制板都會向空間輻射電磁能量，為減小這個效應，印制板的物理尺寸都應該比最靠近的接地板的物理尺寸小20H，其中H是兩個印制板面的間距。按照一般典型印制板尺寸，20H一般為3mm左右。
2－W原則 當兩條印制線間距比較小時，兩線之間會發生電磁串擾，串音會使有關電路功能失常。為避免發生這種干擾，應保持任何線條問距不小于二倍的印制線條寬度，即不小于2W，W為印制線路的寬度。印制線條的寬度取決于線條阻抗的要求，太寬會減少布線的密度，增加成本；大窄會影響傳輸到終端的信號的波形和強度。
3.5 接地設計
3.5.1 要建立分布參數的概念，高于一定頻率時，任何金屬導線都要看成是由電阻、電感構成的器件。所以，接地引線具有一定的阻抗并且構成電氣回路，不管是單點接地還是多點接地，都必須構成低阻抗回路進入真正的地或機架。25mm長的典型的印制線大約會表現15nH到20nH的電感，加上分布電容的存在，就會在接地板和設備機架之間構成諧振電路。
3.5.2 接地電流流經接地線時，會產主傳輸線效應和天線效應。當線條長度為1／4波長時，可以表現出很高的阻抗，接地線實際上是開路的，接地線反而成為向外輻射的夭線。
3.5.3 接地板上充滿高頻電流和干擾場形成的渦流，因此，在接地點之間構成許多回路，這些回路的直徑（或接地點間距）應小于最高頻率波長的1/20。如圖3所示。
4.其它布線要求
專用零伏線和VCC的走線寬度應≥1mm。
要為模擬電路專門提供一根零伏線。
單面或雙面板的電源線和地線應盡可能靠近，最好的方法是電源線布在印制板的一面，而地線布在印制板的另一面，上下重合，這會使電源的阻抗為最低。另外，整塊印制板上的電源和地線要呈“井”字分布，以便使布線的電流達到均衡。
印制線路設計中還要特別注意電流流過電路中的導線環路尺寸，因為這些回路就相當于正在工作中的小天線，隨時隨地向空間進行輻射。特別是要注意時鐘部分的走線，因為這部分是整個電路中工作頻率最高的。
信號走線（特別是高頻信號）要盡量短，因為它們是典型的發射天線；
晶振要盡量靠近IC，且布線要較粗；
晶振外殼接地；
PCB板上的線寬不要突變，導線不要突然拐角。
為了減少平行走線時的串擾，必要時可增加印刷線條間的距離；或在走線之間有意識地安插一根零伏線，作為線條之間的隔離；
每個IC的電源管腳要加旁路電容（一般為104）和平滑電容（10uF~100uF）到地大面積IC每個角的電源管腳也要加旁路電容和平滑電容。
如有可能，在PCB板的接口處加RC低通濾波器或EMI抑制元件（如磁珠、信號濾波器等），以消除連接線的干擾；但是要注意不要影響有用信號的傳輸；
PCB板的信號接口要盡可能多地分配一些零伏線的連接腳，并均勻地將信號線分開。
5.旁路電容和退耦電容
設計印制板時經常要在電路上加電容器來滿足數字電路工作時要求的電源平穩和潔凈度。電路中的電容可分為退耦電容、旁路電容和容納電容三類。退耦電容用來濾除高頻器件在電源板上引起的輻射電流，為器件提供一個局域化的直流，還能減低印制電路中的電流沖擊的峰值。旁路電容能消除高頻輻射噪聲。噪聲能限制電路的帶寬，產主共模干擾。平滑或容納電容是用來解決開關器件工作時電源電壓會產生突降的問題。
設計中最重要的是確定電容量和接入電容的地點。電容器的自諧振頻率是決定電容設計的關鍵參數。電容器有引出線，就會給電容器附加了固有的電感和電阻，考慮這些因素，實際的電容可看成由電阻、電感、電容組成的串聯諧振電路。
因此，實際電容器都有自諧振頻率，在自諧振頻率以下，電容器呈電容性；高于自諧振頻率時，電容器呈電感性，阻抗隨頻率增高而增大，使旁路作用大大下降。諧振頻率為
應該選擇諧振頻率高的電容器。典型的陶瓷電容器的引線大約有6mm長，會引入15nH的電感，這種類型的電容器對應的自諧振頻率列在下表中。
表2：電容器的自諧振頻率
電容器的電容值（uF） 1 0.1 0.01 0.001
電容器的自諧振頻率（MHz） 2.5 5 15 50
電源板和接地板之間構成的平板電容器也有自諧振頻率，這一諧振頻率如果與時鐘頻率如果與時鐘頻率諧振，就會使整個印制板成為一個電磁輻射器。
這一諧振頻率可以達到200MHz～400MHz，采用20－H原則還可以使這個諧振頻率提高2-3倍。采用一個大容量的電容器與一個下容量的電容器并聯的方法可以有效地改善自諧振頻率特性，當大容量的電容器達到諧振點時，大電容的阻抗開始隨頻率增加而變大；小容量的電容器尚未達到諧振點，仍然隨頻率增加而變小并將對旁路電流起主導作用。
退耦電容的電容量按式
計算，式中△I為瞬變電流、△V為邏輯器件工作允許的電源電壓值的變化、△t為開關時間。在電源引線比較長時，瞬變電流引起較大的壓降，此時就要加容納電容以便維持器件要求的電壓值。設計時，先計算允許的阻抗Zm，
Zm=△V/△I
然后，由線條電感Lw求出不超過Zm對應的頻率fm=Zm/（2πLw），當使用頻率高于fm時，要加容納電容Cb，通常Cb為10～100uF之間取值。
Cb＝1／（2πfm Zm）
電容材料對溫度很敏感，要選溫度系數好的。還要選擇等效串聯電感和等效串聯電阻小的電容器，一般要求等效串聯電感值小于10nH，等效串聯電阻小于0.5Ω。在每兩個LSI或VLSI元件處都要加平滑電容，電源入口處也要加入平滑電容。此外，I/O連接器、距電源輸入連接器遠的地方、元件密集處、時鐘發生電路附近都要加平滑電容器，平滑電容的計算與退耦電容的計算方法相同。
6.時鐘電路之EMC設計
時鐘電路在數字電路中占有重要地位，同時時鐘電路也是產生電磁輻射的主要來源。一個具有2ns上升沿的時鐘信號輻射能量的帶寬可達160MHz，其可能輻射帶寬可達十倍頻，即1.6GHz。因此，設計好時鐘電路是保證達到整機輻射指標的關鍵。時鐘電路設計主要的問題有如下幾個方面。
（1）阻抗控制：計算各種由印制板線條構成的微帶線和微帶波導的波阻抗、相移常數、衰減常數等等。許多設計手冊都可以查到一些典型結構的波阻抗和衰減常數。特殊結構的微帶線和微帶波導的參數需要用計算電磁學的方法求解。
（2）傳輸延遲和阻抗匹配：由印制線條的相移常數計算時鐘脈沖受到的延遲，當延遲達到一定數值時，就要進行阻抗匹配以免發生終端反射使時鐘信號抖動或發生過沖。阻抗匹配方法有串聯電阻、并聯電阻、戴維南網絡、RC 網絡、二極管陣等。
（3）印制線條上接入較多容性負載的影響：接在印制線條上的容性負載對線條的波阻抗有較大的影響。特別是對總線結構的電路容性負載的影響往往是要考慮的關鍵因素。
表達傳輸線可以采用三種方式：
a、 用傳輸波阻抗（Z0）和傳輸時延（td）兩個參數描述傳輸線。
b、 用傳輸波阻抗和（與波長有關的）規一化長度描述傳輸線。
c、 用單位長度的電感、電容和印制線的物理長度來描述傳輸線。
在印制板設計中經常采用第一種方式描述由印制線條構成的傳輸線。此時，傳輸時延的大小決定了印制線條是否需要采取阻抗控制的措施；當線條上有很多電容性負載時，線條的傳輸時延將會增大，與原來的傳輸時延有如下的關系，
td’為不考慮容性負載時的線條傳輸時延，C0 為不考慮容性負載時的線條分布電容，lm為無匹配的最大印制線條長度。還有許多其它時鐘電路設計問題，如時鐘區與其它功能區的隔離，同層板中時鐘線條屏蔽等問題。
時鐘電路電磁兼容設計技巧
（A） 首先要進行恰當的布線，布線層應安排與整塊金屬平面相鄰。這樣的安排是為了產生通量對消作用。
（B） 其次，時鐘電路和高頻電路是主要的干擾和輻射源一定要單獨安排、遠離敏感電路。
（C） 選擇恰當的器件是設計成功的重要因素，特別在選擇邏輯器件時，盡量選上升時間比五納秒長的器件，決不要選比電路要求時序快的邏輯器件。
（D） 層間跳線應當最小
（E） 時鐘布線的轉接安排
時鐘布線經連接器輸出時，連接器上的插針要在時鐘線插針周圍布滿接地插針。
（F） 時鐘輸出布線時不要采用向多個部件直接串行地連接〔稱為菊花式連接〕；而應該經緩存器分別向其它多個部件直接提供時鐘信號。
7.邏輯電路的使用
對在線路設計中所使用的邏輯集成電路的建議是：
凡是能不用高速邏輯電路的地方就不要用高速邏輯電路。
注意在IC近端的電源和地之間加旁路去耦電容（一般為104）。
注意長線傳輸過程中的波形畸變。
用R－S觸發器作設備控制按鈕與設備電子線路之間配合的緩沖。
8.設備內部的布線
在設備內部，布線不當是造成干擾的首要原因，大多數的干擾是發生在同一線束的電纜與電纜之間。所以正確的布線是設備可靠運行的基本保證之一。
8.1 線間的電磁耦合抑制方法
對磁場耦合：
1〕減小干擾源和敏感電路的環路面積。最好的辦法是使用雙絞線和屏蔽線，讓信號線與接地線（或載流回路）扭絞在一起，以便使信號與接地線（或載流回路）之間的距離最近。
2〕增大線間的距離，使得干擾源與受感應的線路之間的互感盡可能地小。
3〕如有可能，使得干擾源的線路與受感應的線路呈直角（或接近直角）布線，這樣可大大降低兩線路間的耦合
對電容耦合：
1〕增大線路間的距離是減小電容耦合的最好辦法。
2〕采用屏蔽層，屏蔽層要接地。
3〕降低敏感線路的輸入阻抗。這對CMOS電路比較有效，這是因為CMOS電路的輸入阻抗很高，與靜電容分壓后，干擾信號加到CMOS電路輸入端子上成分很高。如有可能，在CMOS電路的人口端對地并聯一個電容或一個阻值較低的電阻，這可以降低線路的輸入阻抗，從而降低因靜電容而引入的干擾。
4〕如有可能，敏感電路采用平衡線路作輸入，平衡線路不接地。這樣干擾源對平衡線路人口所施加的是共模干擾，利用平衡線路固有的共模抑制能力，克服干擾源對敏感線路的干擾。
8.2 一般的布線方法
在正式布線之前，首要的一點是將線路分類。主要的分類方法是按功率電平來進行，以每30dB功率電平分成若干組，見下表：
表1：按功率電平分類的布線方法
這種分類的好處是：
干擾源和接收電路都是按功率分類的。
在同一線束中，鄰近導線的功率電平相差不超過30dB。
不同分類的導線應分別捆扎，分開敷設。對相鄰類的導線，在采取屏蔽或扭絞等措施后也可歸在一起。分類敷設的線束間的最小距離是50~75mm。
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