電磁兼容性和PCB設計約束

?? PCB布線對PCB的電磁兼容性影響很大，為了使PCB上的電路正常工作，應根據本文所述的約束

條件來優化布線以及元器件/接頭和某些IC所用去耦電路的布局

（一）、PCB材料的選擇
?? 通過合理選擇PCB的材料和印刷線路的布線路徑，可以做出對其它線路耦合低的傳輸線。當傳

輸線導體間的距離d小于同其它相鄰導體間的距離時，就能做到更低的耦合，或者更小的串擾（見

《電子工程專輯》2000年第1期"應用指南"）。
?? 設計之前，可根據下列條件選擇最經濟的PCB形式：
對EMC的要求
?印制板的密集程度
?組裝與生產的能力
?CAD系統能力
?設計成本
?PCB的數量
?電磁屏蔽的成本

?? 當采用非屏蔽外殼產品結構時，尤其要注意產品的整體成本/元器件封裝/管腳樣式、PCB形式

、電磁場屏蔽、構造和組裝），在許多情況下，選好合適的PCB形式可以不必在塑膠外殼里加入金

屬屏蔽盒。
?? 為了提高高速模擬電路和所有數字應用的抗擾性同時減少有害輻射，需要用到傳輸線技術。根

據輸出信號的轉換情況，S-VCC、S-VEE及VEE-VCC之間的傳輸線需要表示出來，如圖1所示。
?? 信號電流由電路輸出級的對稱性決定。對MOS而言IOL=IOH,而對TTL而言IOL＞IOH.

功能/邏輯類型??? ZO(Ω)
電源（典型值）＜＜10
ECL邏輯???????? 50
TTL邏輯???????? 100
HC(T)邏輯??????? 200

表1：幾種信號路徑的傳輸線阻抗ZO。

?? 邏輯器件類型和功能上的原因決定了傳輸線典型特征阻抗ZO，如表1所示。

圖1：顯示三種特定傳輸線的（數字）IC之間典型互聯圖
圖2：IC去耦電路。
圖3：正確的去耦電路塊
表2：去耦電容Cdec..的推薦值。
?
邏輯電路噪聲容限
（二）、信號線路及其信號回路

?? 傳送信號的線路要與其信號回路盡可能靠近，以防止這些線路包圍的環路區域產生輻射，并降

低環路感應電壓的磁化系數。
?? 一般情況下，當兩條線路間的距離等于線寬時，耦合系數大約為0.5到0.6，線路的有效自感

應從1μH/m降到0.4-0.5μ H/m.
?? 這就意味著信號回路電流的40％到50％自由地就流向了PCB上其它線路。
?? 對兩個（子）電路塊間的每一塊信號路徑，無論是模擬的還是數字的，都可以用三種傳輸線來

表示，如圖1所示，其中阻抗可從表1得到。
?? TTL邏輯電路由高電平向低電平轉換時，吸收電流會大于電源電流以，在這種情況下，通常將

傳輸線定義在Vcc和S之間，而不是VEE和S之間。通過采用鐵氧體磁環可完全控制信號線和信號回

路線上的電流。
?? 在平行導體情況下，傳輸線的特征阻抗會因為鐵氧體而受到影響，而在同軸電纜的情況下，鐵

氧體只會對電纜的外部參數有影響。
?? 因此，相鄰線路應盡可能細，而上下排列的則相反（通常距離小于1.5mm/雙層板中環氧樹脂

的厚度）。布線應使每條信號線和它的信號回路盡可能靠近（信號和電源布線均適用）。如果傳

輸線導體間耦合不夠，可采用鐵氧體磁環。

（三）、IC的去耦

?? 通常IC僅通過電容來達到去耦的目的，因為電容并不理想，所以會產生諧振。在大于諧振頻率

時，電容表現得象個電感，這就意味著di/dt受到了限制。電容的值由IC管腳間允許的電源電壓波

動來決定，根據資深設計人員的實踐經驗，電壓波動應小于信號線最壞狀況下的噪聲容限的25％

，下面公式可計算出每種邏輯系列輸出門電路的最佳去耦電容值：
? I=c?dV/dt
?? 表2給出了幾種邏輯系列門電路在最壞情況下信號線噪聲的容限，同時還給出每個輸出級應加

的去耦電容Cdec.的推薦值。

圖4：PCB上環路的輻射

?? 對快速邏輯電路來說，如果去耦電容含有很大串聯電感（這種電感也許是由電容的結構、長的

連接線或PCB的印制線路造成的），電容的值可能不再有用。這時則需要在盡可能靠近IC管腳的地

方加入另外一個小陶瓷電容（100-100Pf）,與"LF-"去耦電容并聯。陶瓷電容的諧振頻率（包括

到IC電源管腳的線路長度）應高于邏輯電路的帶寬[1/(π.τr)],其中，τr是邏輯電路中電壓的

上升時間。
?? 如果每個IC都有去耦電容，信號回路電流可選擇最方便的路徑，VEE或者VCC，這可以由傳送

信號的線路和電源線路間的互耦來決定。
?? 在兩個去耦電容（每個IC一個）和電源線路形成的電感Ltrace之間，會形成串聯諧振電路，

這種諧振只可以發生在低頻（＜1MHz＝或諧振電路的Q值較低（＜2＝的情況下。
?? 通過將高射頻損耗扼流線圈串聯在Vcc網絡和要去耦的IC中，可使諧振頻率保持在1MHz以下，

如果射頻損耗太低可通過并聯或串聯電阻來補償（圖2）。
?? 扼流線圈應該總是采用封閉的內芯，否則它會成為一個射頻發射器或磁場鐵感應器。

例如：1MHz*1μHz??? Z1=6.28Ω? Rs=3.14Ω???? Q<2 Rp=12.56Ω

?? 大于諧振頻率時，"傳輸線"的特征阻抗Z0（此時將IC的阻抗看作電源負載）等于：Z0 =

（Ltrace/Cdecoupling）的平方根

?? 去耦電容的串聯電感和連接線路的電感對射頻電源電流分配沒有多大影響，比如采用了一個1

μH扼流線圈的情況。但它仍然會決定IC電源管腳間的電壓波動，表3給出了電源信噪容限為25％

時，推薦的最大電感值Ltrace.根據圖2所建議的去耦方法，兩個IC間的傳輸線數量從3條減少到

了1條（見圖3）。
?? 因此，對每個IC采用適當的去耦方法：Lchoke+Cdec.電路塊間就只需定義一條傳輸線。
?? 對于τr<3ns的高速邏輯電路，與去耦電容串聯的全部電感必須要很低（見表3）。與電源管

腳串聯的50mm印制線路相當于一個50hH電感，與輸出端的負載（典型值為50pF）一起決定了最小

上升時間為3.2ns。如要求更快的上升時間，就必須縮短去耦電容的引腳。長度（最好無引腳）并

縮短IC封裝的引腳，例如可以用IC去耦電容，或最好采用將（電源）管腳在中間的IC與很小的3E

間距（DIL）無引腳陶瓷電容相結合等方法來達到這一目的，也可以用帶電源層和接地層的多層電

路板。另外采用電源管腳在中間的SO封裝還可得到進一步的改善。但是，使用快速邏輯電路時，

應采用多層電路板。

（四）、根據輻射決定環路面積

?? 無終點傳輸線的反射情況決定了線路的最大長度。由于對產品的EM輻射有強制性要求，因此環

路區域的面積和線路長度都受到限制，如果采用非屏蔽外殼，這種限制將直接由PCB來實現。
?? 注意：如果在異步邏輯電路設計中采用串聯端接負載，必須要注意會出現準穩性，特別是對稱

邏輯輸入電路無法確定輸入信號是高還是低，而且可能會導致非定義輸出情況。

圖3：正確的去耦電路塊。

?? 對于頻域中的邏輯信號，頻譜的電流幅度在超出邏輯信號帶寬（=1/π.τr）的頻率上與頻率

的平方成反比。用角頻率表示，環路的輻射阻抗仍隨頻率平方成正比。因而可計算出最大的環路

面積，它由時鐘速率或重復速率、邏輯信號的上升時間或帶寬以及時域的電流幅度決定。電流波

形由電壓波形決定，電流半寬時間約等于電壓的上升時間。
? 電流幅度可用角頻率（=1/π.τr）表示為：? I(f)=2.I. τr/T
其中： I=為時域電流幅度；T=為時鐘速率的倒數，即周期；
???? τr為電壓的上升時間，約等于電流半寬時間τH。
? 從這一等式可計算出某種邏輯系列電路在某一時鐘速率下最大環路面積，表5給出了相應的環路

面積。最大環路面積由時鐘速率、邏輯電路類型（=輸出電流）和PCB上同時存在的開關環路數量n

決定。
?? 如果所用的時鐘速率超過30MHz，就必須要采用多層電路板，在這種情況下，環氧樹脂的厚度

與層數有關，在60至300μm之間。只有當PCB上的高速時鐘信號的數量有限時，通過采用層到層

的線路進行仔細布線，也可在雙層板上得到可以接受的結果。
?? 注意：在這種情況下，如采用普通DIL封裝，則會超過環路面積的限制，一定要有另外的屏蔽

措施和適當的濾波。
?? 所有連接到其它面板及部件的連接頭必須盡可能相互靠近放置，這樣在電纜中傳導的共模電流

就不會流入PCB電路中的線路，另外，PCB上參考點間的電壓降也無法激勵（天線）電纜。
? 為避免這種共模影響，必須使靠近接頭的參考地和PCB上電路的接地層、接地網格或電路參考地

隔開，如果可能，這些接地片應接到產品的金屬外殼上。從這個接地片上，只有高阻器件如電感

、電阻、簧片繼電器和光耦合器可接在兩個地之間。所有的接頭要盡可能靠近放置，以防止外部

電流流過PCB上的線路或參考地。

（五）、電纜及接頭的正確選擇
?? 電纜的選擇由流過電纜的信號幅度和頻率成分決定。對于位于產品外部的電纜來說，如果傳送

10kHz以上時鐘速率的數據信號，則一定要用到屏蔽（產品要求），屏蔽部分應在電纜的兩端連接

到地（金屬外殼產品），這樣能確保對電場和磁場都進行屏蔽。
?? 如果用的是分開接地，則應連到"接頭地"而不是"電路地"。
?? 如果時鐘速率在10kHz到1MHz之間，并且邏輯電路的上升時間盡可能保持低，將可以得到80％