前言

大部分ADC均需要輸入信號具有一定的驅動能力，以滿足ADC內部采樣電路的建立要求。然而在很多應用場景，類如傳感器前端等，輸入信號驅動能力極弱，因此需要在輸入信號和ADC之間使用Buffer來提供ADC需要的驅動能力。Buffer通常用單位增益反饋的運放組成，而運放的增益，帶寬影響著經過緩沖器后被ADC所采集的信號的精度，線性度，因此Buffer中運放的設計尤為重要。

除上述兩點之外，根據奈奎斯特采樣定律，為了防止輸入信號被采樣后發生混疊，一些應用中會將抗混疊濾波器與Buffer在一起實現，例如在電路中級聯一個簡單的串聯RC組成的抗混疊濾波器。

上述情況均為運放組成的閉環負反饋放大電路，因此在對其中運放設計時主要考慮增益，帶寬以及穩定性等指標，其中帶寬和穩定性隨著運放的反饋系數或者負載電容等在不同情況下的不同使得分析更為復雜一些。

本文對兩種情況下運放的速度和穩定性進行淺析。

情況1：驅動器直接驅動ADC

圖1 Buffer直接驅動ADC

本文所討論的第一種情況為Buffer直接驅動ADC，這種應用場景通常在ADC片上集成實現，因為信號輸入ADC之前已經經過了抗混疊濾波，因此不需要在驅動器上再進行濾波。這種情況和我們之前的一篇文章中分析開關電容采樣的過程類似，忽略采樣開關的導通阻抗，運放在每次采樣時需要處理兩個過程：

• 開關導通瞬間的階躍響應過程；
• 階躍響應完成之后的低通濾波器跟隨過程。

階躍響應階段采樣電容上的電壓隨時間的變化可以表示為 式(1) :

對于該低通濾波器，存在兩個要求：

• 輸入信號要在濾波器帶寬內，在滿足階躍響應的建立要求后，這一點很容易滿足（因為采樣時鐘頻率通常會比信號頻率高很多）；
• 該濾波器具有很好的線性度，這一點可以通過將濾波器的帶寬設置得足夠高或者保證其頻率響應不隨輸入信號變化來實現（參考之前關于開關電容線性度的文章）。

綜上，之所以存在上述兩個要求，本質上時因為Buffer在同時處理兩個信號：輸入信號和時鐘引起的階躍信號。后者頻率更快，因此通常對Buffer提出了更高的要求。（但也不能一概而論，具體情況需要具體分析）。

情況2：Buffer+抗混疊RC濾波器驅動ADC

圖2 Buffer+抗混疊RC濾波器驅動ADC

在一些ADC Buffer設計時，會在Buffer之后級聯RC低通濾波器組成抗混疊濾波器，如圖2所示。這種情況與情況1的不同為：由于濾波電容CF選取通常遠大于ADC的采樣電容，因此在采樣發生時，運放輸出發生的電壓變化很小（電壓變化的大小取決于CF與CS上的電荷分享），因此運放不需要處理階躍響應，只需要處理輸入信號（將輸入信號低通傳遞至VX處），運放+抗混疊濾波器組合形成的低通濾波器只需要滿足帶寬大于輸入信號的帶寬即可。

假設Buffer運放輸出阻抗為r out ，沒有抗混疊濾波時的輸出電容為C load ，那么級聯抗混疊濾波器后，運放的輸出極點從1/(routC load )變為一個極點1/((r out +R F )C F )和一個零點1/(RFC F )。該極點和零點距離很近，因此在考慮運放的頻率響應時應考慮二者的抵消作用。

例如對一個單級運放，輸出極點本身為其主極點，但級聯抗混疊濾波后的零極點抵消使得輸出極點被抵消，主極點變成了其他寄生高頻極點，運放很容易不穩定；而對于一個密勒補償的兩級運放，主極點為第一級輸出極點，輸出極點通常為第二極點，級聯抗混疊濾波后雖然讓輸出極點變小至低頻（由于CF很大），但其被零點抵消，主極點仍為第一級輸出極點，而輸出極點“消失”，那么運放的穩定性不變或者變得更好。同時，VOUT處的帶寬仍為運放本身的帶寬。

而信號傳遞到VX處，除了主極點外，增加了一個極點：1/(RFC F )，如果運放主極點遠大于增加的極點，那么VX處的帶寬由增加的極點決定，即為抗混疊濾波器的帶寬。

由上述分析可知，在設計圖2電路中的運放時，只需要保證兩級運放自身的穩定性且閉環帶寬遠大于抗混疊濾波器的帶寬，那么級聯抗混疊濾波器后運放同樣穩定，且輸入信號的帶寬由抗混疊濾波器決定。

總結

本文簡單分析了ADC驅動器設計時的速度設計考慮，并針對兩種常見的情況進行了單獨的分析，希望可以為讀者在設計或者選擇ADC驅動器時提供一些設計參考。