引言

在航空領(lǐng)域，1553B總線和ARINC429總線是應(yīng)用較為廣泛的兩種總線標(biāo)準(zhǔn)，載機航電系統(tǒng)較多應(yīng)用1553B總線，而機載武器系統(tǒng)則較多應(yīng)用ARINC429總線，作為武器系統(tǒng)和航電系統(tǒng)通信控制中介的發(fā)射裝置則需對兩種總線標(biāo)準(zhǔn)進行數(shù)據(jù)轉(zhuǎn)換。現(xiàn)將兩種總線數(shù)據(jù)格式進行簡單介紹。

1）GJB1553B總線簡介

GJB1553B數(shù)據(jù)總線采用Manchester編碼解碼協(xié)議，以異步、命令/響應(yīng)方式執(zhí)行數(shù)據(jù)傳輸，通常采用半雙工方式，其傳輸速率為1Mbit/s.Manchester碼與常用的不歸零碼（NRZ）的編碼不同，在電路中，NRZ碼的“0”用低電平表示；Manchester碼的“0”用由低到高的電平跳變表示。同理，NRZ碼的“1”用高電平表示；Manchester碼的“1”用由高到低的電平跳變表示。在實際應(yīng)用中采用差分Manchester碼。差分Manchester碼與不歸零（NRZ）的波形對照如圖1所示。

2）ARINC 429 簡介

ARINC429總線是目前應(yīng)用較多的機載航空總線之一，它是一種單向是一種單向廣播式總線，其信息傳輸速率為12.5~100kbit/s[2].ARINC429規(guī)定數(shù)據(jù)傳輸采用雙極性歸零碼（如圖2所示），即調(diào)制信號有“高”、“零”、“低”狀態(tài)組成，傳輸介質(zhì)為雙絞屏蔽電纜。

1 基于FPGA的轉(zhuǎn)換電路硬件設(shè)計

數(shù)據(jù)轉(zhuǎn)換核心工作是對各種總線標(biāo)準(zhǔn)的數(shù)據(jù)進行編解碼。在傳統(tǒng)數(shù)據(jù)轉(zhuǎn)換電路中，一般先由各種總線標(biāo)準(zhǔn)的專業(yè)編輯碼芯片對數(shù)據(jù)進行編解碼，再對數(shù)據(jù)進行處理，傳統(tǒng)的轉(zhuǎn)換電路設(shè)計較為簡單，但功耗較高，可編程邏輯的資源未能充分利用。現(xiàn)介紹一種基于FPGA的數(shù)據(jù)轉(zhuǎn)換電路設(shè)計。

數(shù)據(jù)轉(zhuǎn)換硬件電路設(shè)計：

數(shù)據(jù)轉(zhuǎn)換電路主要包括FPGA、DSP和外圍驅(qū)動調(diào)理電路。其中DSP控制各模塊工作時序，F(xiàn)PGA負(fù)責(zé)曼碼編解碼、DSP外圍控制邏輯、數(shù)據(jù)格式轉(zhuǎn)換、時鐘信號產(chǎn)生及數(shù)據(jù)暫存等功能實現(xiàn)，數(shù)據(jù)存儲在高速低功耗的CMOS靜態(tài)RAM中。數(shù)據(jù)轉(zhuǎn)換電路硬件設(shè)計框圖如圖3所示。

考慮到電路各模塊間數(shù)據(jù)通訊，數(shù)據(jù)線需要占用大面積的PCB空間，切高速信號間可能產(chǎn)生串?dāng)_。故在此處我們將1553B芯片的編解碼部分集成到FPGA中，外圍通過模式變壓器和簡單的整形電路將數(shù)據(jù)電平調(diào)理到適合FPGA接收的范圍。這樣可以降低整個數(shù)據(jù)轉(zhuǎn)換電路的功耗，提高CPU控制板的集成度，減小發(fā)熱量，簡化PCB板的布線，提高整個系統(tǒng)的穩(wěn)定性。

2 系統(tǒng)仿真驗證

整個FPGA功能模塊采用Verilog語言進行集成，利用FPGA仿真工具對設(shè)計中的關(guān)鍵信號和模塊進行仿真可極大節(jié)省開發(fā)時間，提高系統(tǒng)運行的穩(wěn)定性，降低開發(fā)成本。

1）GJB1533B數(shù)據(jù)轉(zhuǎn)換實現(xiàn)

GJB1553B數(shù)據(jù)采用曼徹斯特編碼，要實現(xiàn)數(shù)據(jù)轉(zhuǎn)換必須對曼碼進行解碼，曼徹斯特編碼解碼邏輯電路由同步頭識別邏輯電路、數(shù)據(jù)采樣邏輯電路和譯碼邏輯電路構(gòu)成。同步頭的識別較為關(guān)鍵，如果不能正確的識別可能導(dǎo)致命令丟失或者參數(shù)設(shè)置錯誤。在此我們采用的技術(shù)是：數(shù)據(jù)采樣邏輯電路時鐘監(jiān)測數(shù)據(jù)輸入線路，把數(shù)據(jù)輸入線路上的電平的跳變作為一個觸發(fā)事件，這個觸發(fā)事件是否有效由以下條件決定：

如果在后來采集到的數(shù)據(jù)隊列中連續(xù)存在1.5位的低電平和兩個有效的Manchester碼位，就認(rèn)為命令字同步頭有效；如果在后來采集到的數(shù)據(jù)隊列中連續(xù)存在1.5位的高電平和兩個有效的Manchester碼位，就認(rèn)為數(shù)據(jù)字同步頭有效。在隨后連續(xù)收到17位Manchester碼，最后一位是奇校驗位，如果奇校驗位正確，說明收到一個正確完整的字，這個十六位字是命令字還是數(shù)據(jù)字由同步頭的格式確定。

在FPGA中進行仿真，其波形如圖4所示。

由圖可以看出，在FPGA內(nèi)部曼徹斯特碼順利轉(zhuǎn)換了計算機通用的二進制數(shù)據(jù)。

2）ARINC429數(shù)據(jù)轉(zhuǎn)換實現(xiàn)

ARINC429數(shù)據(jù)的基本信息單元是由32位構(gòu)成的一個數(shù)據(jù)字，每個數(shù)據(jù)字被分為5組，即： 第1~8位為標(biāo)志位（LABEL）、第9~10位為源/目的識別位（SDI）、第11~29位為數(shù)據(jù)區(qū)（DATA）、第30~31位為符號位（SSM）、第32位為奇偶校驗位（PARITY）。實際上，ARINC429對數(shù)據(jù)位的使用在很大程度上可以由系統(tǒng)設(shè)計者自己定義，在32bit串行傳輸?shù)幕咎卣飨拢灰瞻l(fā)雙方使用相同的約定即可。根據(jù)429數(shù)據(jù)格式在FPGA中用Verilog語言對編解碼格式進行集成，其仿真波形如圖5所示。

由圖可以看出， 在F P G A 內(nèi)部ARINC429數(shù)據(jù)順利轉(zhuǎn)換了計算機通用的二進制數(shù)據(jù)。

3 結(jié)語

通過仿真可以看到， G J B 1 5 5 3 B 和ARINC429在FPGA內(nèi)部經(jīng)過各自編解碼模塊解碼后都準(zhǔn)確穩(wěn)定地轉(zhuǎn)換為二進制數(shù)據(jù)，由于Verilog語言的強移植性，編解碼模塊可直接移植到其他模塊達(dá)到兩種總線數(shù)據(jù)的通信傳輸。