時序電路的狀態是一個狀態變量集合，這些狀態變量在任意時刻的值都包含了為確定電路的未來行為而必需考慮的所有歷史信息。

狀態機采用VerilogHDL語言編碼，建議分為三個always段完成。

三段式建模描述FSM的狀態機輸出時，只需指定case敏感表為次態寄存器， 然后直接在每個次態的case分支中描述該狀態的輸出即可，不用考慮狀態轉移條件。

三段式描述方法雖然代碼結構復雜了一些，但是換來的優勢是：使FSM做到了同步寄存器輸出，消除了組合邏輯輸出的不穩定與毛刺的隱患，而且更利于時序路徑分組，一般來說在FPGA/CPLD等可編程邏輯器件上的綜合與布局布線效果更佳。

示列如下：

//第一個進程，同步時序always模塊，格式化描述次態寄存器遷移到現態寄存器，時序部分，用于切換狀態機
always @ (posedge clk or negedge rst_n) //異步復位
if(!rst_n)
current_state <= IDLE; //第一個進程只有current_state 被賦值，next_state在第二個進程被賦值
else
current_state <= next_state; //注意，使用的是非阻塞賦值

//第二個進程，組合邏輯always模塊，描述狀態轉移條件判斷，根據敏感變量執行狀態轉換
always @ (current_state) //電平觸發，或各種觸發信號。
begin
next_state = IDLE; //要初始化，使得系統復位后能進入正確的狀態
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end

//第三個進程，同步時序always模塊，格式化描述次態寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end