作者：Steve Leibson, 賽靈思戰略營銷與業務規劃總監

系統內部連接是個大問題。問題隨著系統越復雜而變得越嚴重——復雜的邏輯塊連在一起，內部連接也跟著變復雜。當FPGA變大時（大到足以承擔整個系統），內部連接的復雜度也增加。在簡單系統中，點到點的直線連接顯然是最有效的。而在大系統中，總線（當他們在芯片上時看似是一個大型復用系統）將是更好的選擇。系統變得更復雜時，你可能需要交叉的內部連接。最后，真正復雜的系統甚至還需要片上網絡來提供系統內部連接，另外還需要考慮帶寬和延時。你如何從中選擇？這些就不能自動完成嗎？

這不是個“新”問題。這是我2006年寫的書“Designing SoCs with Configured Cores”中關于這個話題的文章：

“如果上千年的土木結構經驗開發了一種按鈕的方式來橋接設計，那么很可能只有一種基礎類型的橋接——概念橋接FPGA，如果你愿意這么叫的話。然而，事實上現在不僅僅只有一種基礎橋接類型，還有：”
1. 梁架式
2. 桁架式
3. 剛架式
4. 拱門式
5. 斜拉橋式
6. 懸掛式

“橋梁建筑師也結合基本橋梁類型來建造復合橋梁。例如，舊金山金門大橋的主橋就是懸掛橋梁，但是引橋有拱門和桁架橋的成分?！?/p>

“SoC設計師需要嚴謹的方式來評價不同的架構和精確的方法來實現所選的架構，并不需要手動翻譯和實現那些復雜的且只有人類能懂的規范?！?/p>

九年后的今天，正如大約十年前在這章節中所展望的一樣，賽靈思今天推出了內部連接設計自動化。

SmartConnect是一個全新的創新型的方法，使你能在全新Xilinx UltraScale+ FPGA和MPSoC上實現復雜系統的片上內部連接最優化。這款工具為你提供了20%到30%的系統級性能提升，同時減少了芯片的空間和功耗。SmartConnect應用內部連接拓撲最優化來滿足設計規定的吞吐量和延時需要，同時減少內部連接邏輯的空間。它通過分析設計的IP接口和連接性，觀察整個系統（不僅僅是單個IP塊的集合），選擇若干個備選內部連接拓撲，然后做出智能的最優化來消除過量的邏輯并避免擁塞和膨脹。

下圖概念性的展示了智能連接選擇滿足吞吐量和延時需要的連接，同時最小化空間和功耗。

SmartConnect也可以智能地、自動地橋接不同接口類型——就像視頻流連接內存——使用簡單的拖放GUI。

所以，這個魔術行得通嗎？這是真正系統級設計的例子：

在這個例子里，內部連接大概消耗了原來設計空間的一半。這在復雜系統設計中并不是一個典型。在使用了SmartConnect后，消耗了相同數量空間的邏輯（當然），但是內部連接消耗了更少的空間，減少了20%的功耗。系統性能/功耗凈提升了25%。

這是一項真正值得你考慮的技術。

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