2. 選擇需要映射到設計輸入及輸出端口的物理接口（以及協議）。這些通過菜單都能方便選擇。具體選擇取決于用戶選定的 FPGA 板件上提供的接口，例如 PCIe、10 Gb 以太網 TCP/IP 和 10 Gb 以太網 UDP。選擇通信協議即自動調用實現連接所需的硬件 IP 模塊以及其上分層的任何軟件協議棧，從而完成整個系統的創建。

3. 啟動構建流程這個過程包括運行 HLS 引擎（從 C 語言代碼創建硬件），創建所需的系統硬件功能（我們原始實例中的控制層邏輯）和運行構建板件要求的硬件鏡像所需的其他工具（例如賽靈思Vivado? 集成設計環境）。完成這個過程無需手動干預。

步驟 4 ： 系統執行。這個步驟與步驟 2 中的功能模型執行（功能驗證）相似，除了現在雖然主機應用仍然運行在軟件中，但 FPGA 設計運行在選定的 FPGA 板件上。這意味著您可以從 FPGA 板件輸入輸出真實數據，從而進一步驗證其功能的完整性。由于這樣可以顯著加快運行速度，而且因為您可以使用實時數據資源，您在這個階段與在功能驗證階段相比可以運行數量多得多的測試。

步驟 5 ： 系統調試。因為與功能驗證階段相比現在您可以運行數量多得多的測試，您可以發現在步驟 2 中未能發現的功能缺陷。那么您現在該如何調試呢？

如前文所述，您永遠不必在硬件層面進行調試，即便缺陷是在在硬件中運行功能后發現的。由于 QuickPlay 保證軟件模型和硬件實現之間的功能等效性，因此任何硬件版本中發生的缺陷也必然存在于軟件版本中。這就是您無需在硬件中進行調試的原因；您只需要在軟件域中調試就足夠了。

作為由 QuickPlay 提供的抽象結果，算法保持純粹性，著重處理數據操作，獨立于底層通信細節。

只要您發現測試序列在硬件中失敗，QuickPlay就能采集在設計輸入端造成錯誤操作的事件序列，然后在軟件環境中將其回放，以便您使用 Eclipse 調試器進行調試，從而找出缺陷的源頭。

由于 QuickPlay 能自動為基礎架構配置硬件，以便觀察設計中的所有關鍵點，因此這樣做的是可行的。您還可以禁用該基礎架構以釋放寶貴的硬件資源。圖 4 所示即為添加了調試電路的實例系統。如果沒有 QuickPlay，就必須插入某種調試基礎架構并進行手動管理。而在使用 QuickPlay 的 情況下，這一切對軟件開發人員來說都是自動化和透明化的。

圖 4 — 自動創建調試基礎架構

整個流程就是先在軟件中建模，然后在硬件中構建并測試系統。如果存在缺陷，將失敗的測試序列導回軟件環境中，在軟件環境中調試，修改源代碼，然后重復這一過程。與傳統流程相比這能顯著提高生產力。

步驟 6（可選）： 系統優化。在您完成調試階段后，就會擁有一個能夠在 FPGA 開發板上正確運行的功能設計。不過您可能想要進行一些性能優化，而且這也是性能優化的合適時間，因為您已經知道自己的系統能正確運行。

首先應該考慮的優化是優化功能模型。有可能存在更多并行的機會。例如您可以嘗試使用不同的辦法來分解或重構各項功能。在這個層面優化可以帶來顯著的性能提升。勿庸置疑，使用 VHDL 或Verilog 設計來開展優化工作需要占用大量的時間，而在 C 語言中進行調整則非常迅速與簡捷。

其次您可以嘗試使用其他速度更快的 FPGA 開發板。因為從功能模型映射到開發板十分容易，嘗試各種不同開發板并從中選優是件簡單的事情。

第三項需要優化的對象是 QuickPlay 使用高級綜合創建的硬件內核。雖然得到的硬件能保證正確高效地運行，不過其運行效率未必有硬件工程人員手動編制的硬件高。在這個階段您有多種選擇： 您可以優化代碼和 HLS 設置來改善生成的硬件；可以使用 Vivado HLS 來生成更高效的硬件；或是讓硬件工程人員手動編制 HDL 中最關鍵的模塊。

這些優化步驟并非是強制要求，不過在可用的硬件資源有限、而您又需要提升硬件性能時不妨一試。硬件工程師可可協助開展這些優化工作。當您完成任何此類調整后，只需重復構建流程。

通用流通道

QuickPlay 提供的通用流 API 完全抽象并獨立于底層物理通信協議。流數據通過 ReadStream（） 函數接收，使用WriteStream（） 函數。這些函數可用于在內核之間、向嵌入式或板級存儲器、向嵌入式或外部主機 CPU 發送與接收數據，從而無需開發人員理解或管理底層低級協議即可提供開發板架構靈活性。