自動分割和綜合多個FPGA設計

來自Synplicity的Certify? RTL原型開發(fā)工具是業(yè)內(nèi)時間最長和最強大的多個FPGA分割和綜合工具。很令人感興趣的是，當Certify軟件在上世紀90年代晚期創(chuàng)立時，對ASIC設計團隊而言，沒有任何現(xiàn)成的多個FPGA原型開發(fā)板能夠得到。在那時，Certify軟件被設計成一個ASIC團隊設計他們自己的定制的多個FPGA原型開發(fā)板的輔助工具。

使用Certify軟件，工程師們能夠定義電路板上的FPGA的數(shù)量和類型以及它們之間的互連線。隨后，該數(shù)據(jù)被用于對通過多個FPGA進行ASIC設計自動地分割RTL，并且將被分割的RTL綜合成用于FPGA編程的配置文件。

一旦工程師們已經(jīng)使用Certify工具來定義電路板的基本結構，來自該軟件的輸出之一是描述FPGA以及它們之間連接的網(wǎng)表。以Verilog來描述的該網(wǎng)表的格式由Synplicity定義，并且是知名的*.vb(Verilog模版)格式。

設計團隊希望建立他們自己的定制電路板今天仍然使用這種技術。這一點使得Synplicity的*.vb格式很快變成這種類型應用的事實上的工業(yè)標準。現(xiàn)在，每個現(xiàn)成的多個FPGA原型開發(fā)板供應商采用通用的*.vb文件交付他們的電路板，其作為定義每塊開發(fā)板結構的輸入被讀入到Certify軟件。

Certify工具能夠采用Verilog、VHDL和混合語言進行設計。該流程中的第一個要素是采用Certify軟件，自動將任何ASIC專用代碼轉換為相當?shù)腇PGA結構。就目前現(xiàn)成的多個FPGA原型開發(fā)板而言，用戶簡單地通知軟件使用下拉式列表框的開發(fā)板的類型，該列表框包括來自所有主要第三方供應商所提供的開發(fā)板。(換句話說，如果這是一塊定制的電路板，Certify工具有能力建立一個在傳輸過程中的“虛擬的”多個FPGA開發(fā)板，接下來這塊虛擬的開發(fā)板能夠作為建立真實電路板的基礎來使用。)接下來，Certify軟件用于通過多個FPGA自動分割設計(圖 2)。

與Certify軟件緊密集成在一起的是Synplicity的HDL分析器，其以高級的層次化的模塊圖以及接著綜合相應的門級電路的形式，自動地產(chǎn)生設計的技術獨立的圖形視圖。Certify和HDL分析器工具在HDL源代碼和模塊級以及門級電路之間，支持全雙向交叉探測，所以允許設計者在設計以及定位感興趣的信號和邏輯功能之間，進行快速定位。除設計的各種其他視圖之外，Certify軟件提供一個形成原型開發(fā)板的FPGA的圖形表示(第6頁圖3)。這些虛擬器件中的每一個有兩個關聯(lián)的“溫度計型”顯示：其反映I/O的應用和器件的其他面積/資源應用。

以I/O和相關的邏輯資源以及FPGA和在FPGA之間的布線資源的認識為基礎，Certify軟件能夠自動地實現(xiàn)管腳分配和交互地執(zhí)行分割——通過簡單地拖曳代碼模塊和將它們下拉到不同的FPGA——或者兩種技術可以混合使用。

Certify軟件提供大量非常強大的工具來幫助分割任務。例如，接下來的分割，軟件能夠分析結果和向用戶提出使用Certify管腳復用(CPM)的時機，信號的復合設置是一起復用來減輕在相關器件I/O資源上的負載。除了在多個器件上促進邏輯復制外，Certify工具也提供位片應用，其中寬的數(shù)據(jù)路徑結構能夠?裂成更小的分支。此外，Certify軟件提供成熟的“撕裂”能力，借此將大的模塊分解成更小的部分(這些部分能夠依次分配給不同的FPGA)。

作為一個候選的分割實現(xiàn)方式就是建立，其他非常有用的特性使其能夠被命名和保存。這允許用戶維持對多個可選擇的分割方案的控制。這種能力能夠與Certify軟件的影響分析特征一道使用，其允許用戶就在該多個FPGA開發(fā)板上能夠得到的面積和I/O而論，估計布局和/或移動邏輯。而不是用戶不得不推測這個邏輯應該被分配給哪個FPGA，影響分析產(chǎn)生關于以那個分割決定為基礎的特定信息。

一旦分割已經(jīng)被執(zhí)行，Certify軟件用于綜合與不同的FPGA器件有關的代碼流。該工具使用同一個基本的綜合技術，就是起重要作用的Synplicity的主導市場的Synplify Pro? FPGA綜合引擎。例如，Certify軟件充分利用Synplicity的BEST? (Behavior Extracting Synthesis Technology?)算法，其分析RTL和在主要綜合步驟前實現(xiàn)高級優(yōu)化。并且，Certify工具以擁有Synplify Pro軟件的先進的綜合能力為自豪，例如資源共享、寄存器平衡、重定時、復制以及再次綜合。

這個過程一個關鍵的方面是Certify軟件把不同的FPGA簡單看作設計層次中一個額外的層。這意味著該工具提供針對性能優(yōu)化時序路徑的獨特能力，甚至當這些路徑越過多個FPGA時(Certify軟件也能夠提供一個時序報告，其告知設計者原型在硬件被編程之前能夠達到的性能)。

總結

建立ASIC原型設計的必要性正在不斷增加，按照系統(tǒng)要求其實現(xiàn)是“飛速”地。達到這一性能水平的最節(jié)省成本的技術就是，建立基于FPGA的原型開發(fā)。已經(jīng)證明有九分之一的ASIC設計師使用多個FPGA的原型開發(fā)板，這一趨勢正在不斷增長。在這種情況下，人們越來越普遍使用現(xiàn)成的原型開發(fā)板，這來自Synplicity的原型開發(fā)伙伴之一，包括Dini集團、Hardi電子、GiDel和Altera。

當使用與來自Synplicity的Certify RTL原型開發(fā)軟件時，與建立定制的原型開發(fā)板相比，這些最新技術的電路板在更低的成本上提供了更高的性能，并且減少了產(chǎn)品推向市場的時間。現(xiàn)成的多個FPGA的原型開發(fā)板和Certify軟件的組合意味著ASIC項目能夠節(jié)省數(shù)月的驗證時間，這是在所有的器件和系統(tǒng)層次，允許設計團隊與真實的硬件相比進行測試得出的結論，并且可以在設計過程中較早的發(fā)現(xiàn)難以察覺的問題。通過較早的允許硬件原型用于軟件開發(fā)和系統(tǒng)集成，可以更進一步的縮短產(chǎn)品推向市場的時間。