基于DSP與FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)設(shè)計(jì),數(shù)據(jù)采集系統(tǒng)廣泛地應(yīng)用于工業(yè)、國防、圖像處理、信號檢測等領(lǐng)域。DSP處理器是一種高速的數(shù)字信號處理器
數(shù)據(jù)采集系統(tǒng)廣泛地應(yīng)用于工業(yè)、國防、圖像處理、信號檢測等領(lǐng)域。DSP處理器是一種高速的數(shù)字信號處理器，藍(lán)牙技術(shù)作為一種低成本、低功耗、近距離的無線通信技術(shù)，已廣泛應(yīng)用于許多行業(yè)和領(lǐng)域[1]。本設(shè)計(jì)采用了DSP與FPGA協(xié)同控制處理，并用藍(lán)牙傳輸代替有線電纜傳輸，有效地解決了DSP和FPGA單獨(dú)處理的不足與有線電纜傳輸?shù)谋锥耍蟠筇岣吡藬?shù)據(jù)采集處理能力，拓寬了系統(tǒng)在環(huán)境較為惡劣或特殊場所的應(yīng)用。

1 系統(tǒng)硬件設(shè)計(jì)

1.1系統(tǒng)總體設(shè)計(jì)

基于DSP與FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)由下位機(jī)和上位機(jī)兩部分組成。其中下位機(jī)主要由前端傳感器、信號調(diào)理電路、ADC模數(shù)轉(zhuǎn)換電路、DSP與FPGA協(xié)同處理模塊以及藍(lán)牙模塊組成，主要完成前端數(shù)據(jù)的采集、轉(zhuǎn)換、處理等功能，并將處理后的數(shù)據(jù)傳輸給上位機(jī)；上位機(jī)主要由USB藍(lán)牙適配器和PC機(jī)組成,完成數(shù)據(jù)的顯示、監(jiān)控、存儲(chǔ)等功能，并向下位機(jī)發(fā)送命令。該系統(tǒng)主要實(shí)現(xiàn)現(xiàn)場數(shù)據(jù)高精度、高速度、多通道實(shí)時(shí)采集，利用藍(lán)牙的無線傳輸特性實(shí)現(xiàn)數(shù)據(jù)的無線傳輸。系統(tǒng)硬件框圖如圖1所示。

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本系統(tǒng)中，DSP與FPGA協(xié)同控制處理是系統(tǒng)的核心部分，通過動(dòng)作指令控制前端調(diào)理模塊進(jìn)行數(shù)據(jù)采集，同時(shí)將采集到的數(shù)據(jù)經(jīng)DSP和FPGA協(xié)同處理，后由藍(lán)牙模塊將數(shù)據(jù)傳輸給上位機(jī)，由上位機(jī)完成后續(xù)的相應(yīng)處理工作。

1.2 前端調(diào)理模塊

前端調(diào)理電路主要包括傳感器、信號調(diào)理電路、ADC模數(shù)轉(zhuǎn)換模塊。

信號調(diào)理電路包括模擬信號調(diào)理電路和數(shù)字信號調(diào)理電路。其模擬信號調(diào)理主要實(shí)現(xiàn)對模擬信號的緩沖、放大、衰減、隔離、濾波以及線性化等處理，以獲得ADC所需要的歸一化信號；數(shù)字信號調(diào)理主要完成對數(shù)字信號的整形、分頻、隔離、緩沖等處理，以便與FPGA模塊相連。

前端調(diào)理電路的核心是模數(shù)轉(zhuǎn)換,對于模擬信號，傳感器采集的信號經(jīng)調(diào)理后需要進(jìn)行模數(shù)轉(zhuǎn)換,然后與FPGA相連。而數(shù)字信號則經(jīng)過調(diào)理后可直接與FPGA相連。模數(shù)轉(zhuǎn)換模塊采用TI公司的高速、低功耗、6通道同步采樣的16位模數(shù)轉(zhuǎn)換器ADS8364。ADS8364采用+5 V工作電壓，具有80 dB共模抑制能力的全差分輸入通道，6個(gè)模擬輸入通道(分為A,B,C 3組)可以同時(shí)并行采樣和轉(zhuǎn)換[2]。考慮到FPGA可以靈活地改變時(shí)鐘頻率，進(jìn)而改變系統(tǒng)的采樣頻率，所以ADS8364由FPGA提供時(shí)鐘和復(fù)位信號,最高頻率為5 MHz，其相應(yīng)采樣頻率為250 kHz。同時(shí)FPGA還為ADS8364提供信號。A/D轉(zhuǎn)換結(jié)束后產(chǎn)生轉(zhuǎn)換結(jié)束信號,通過FPGA引發(fā)DSP的中斷。在轉(zhuǎn)換結(jié)束后，F(xiàn)PGA將6個(gè)16位的轉(zhuǎn)換結(jié)果讀入SDRAM中。ADS8364的地址/模式信號(A0，A1,A2)決定ADS8364的單通道、周期或FIFO模式的數(shù)據(jù)讀取方式。將ADD引腳置為高電平，使得讀出的數(shù)據(jù)中包括轉(zhuǎn)換通道信息。在系統(tǒng)中，采用FPGA實(shí)現(xiàn)ADS8364的接口控制電路，ADS8364轉(zhuǎn)換數(shù)據(jù)通過FPGA存在SDRAM中。

本系統(tǒng)中，ADS8364、FPGA、DSP與SDRAM的接口連接如圖2所示。

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1.3 DSP與FPGA協(xié)同處理模塊

DSP和FPGA協(xié)同處理模塊是本系統(tǒng)的核心，其主要完成對ADS8364的控制、數(shù)據(jù)的計(jì)算以及相應(yīng)的邏輯控制，并通過藍(lán)牙完成數(shù)據(jù)的傳輸。由于數(shù)據(jù)采集要求采集數(shù)據(jù)量大，多路信號同時(shí)采集，要求實(shí)時(shí)性好、速度快、精度高等，本系統(tǒng)采用基于DSP與FPGA協(xié)同處理。系統(tǒng)設(shè)計(jì)中,采用TI公司的DSP芯片TMS320F2812和Altera公司的FPGA芯片EP2C5。

EP2C5是Altera公司推出的CycloneII序列FPGA器件，采用TSMC90nm、Low-K工藝，1.2 V內(nèi)核電壓，工作電壓為1.15 V~3.465 V,內(nèi)嵌RAM 119 808位，13個(gè)乘法器，并有143個(gè)I/O腳。在本系統(tǒng)中，為了數(shù)據(jù)緩存，需要在FPGA和DSP之間有一個(gè)FIFO來充當(dāng)數(shù)據(jù)的緩存區(qū),同時(shí)為了滿足數(shù)據(jù)采集中高速實(shí)時(shí)數(shù)據(jù)流應(yīng)用，避免FIFO溢出，設(shè)計(jì)時(shí)通過FPGA及SDRAM構(gòu)造一個(gè)FIFO，以提供一個(gè)低成本并能滿足高速實(shí)時(shí)數(shù)據(jù)流傳輸?shù)慕鉀Q方案。本系統(tǒng)中的EP2C5時(shí)鐘信號由外部晶振提供，EP2C5的復(fù)位信號由TMS320F2812的I/O口實(shí)現(xiàn)。TMS320F2812為EP2C5產(chǎn)生復(fù)位信號，當(dāng)EP2C5檢測到有效的復(fù)位信號后，就會(huì)按照TMS320F2812產(chǎn)生的分頻因子觸發(fā)A/D轉(zhuǎn)換器進(jìn)行A/D采樣，同時(shí)將ADS8364輸出的數(shù)據(jù)經(jīng)EP2C5預(yù)處理后,存儲(chǔ)到SDRAM中。EP2C5的JTGA口為其提供程序下載端口。