利用朱例（Jury）穩定判據，可以根據系統閉環特性方程的系數來判別特征根是否位于Z 平面的單位圓內，從而判別系統是否穩定。經分析推導可得，該三階數字鎖相環系統穩定的所有條件為：

3.2.2 系統跟蹤誤差

由系統誤差傳遞函數可以計算環路在各種不同輸入信號作用下的穩態跟蹤誤差，即：

θi(Z) 為輸入信號， He(Z) 為鎖相系統誤差傳遞函數。由式（6）所求得的本系統對應于各種典型相位輸入信號的穩態跟蹤誤差列于表1。

由表1 可知，本鎖相系統對于相位階躍、頻率階躍和頻率斜升輸入信號的穩態跟蹤誤差為零。

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4 鎖相系統的設計實現與仿真

依據圖1 鎖相環系統的結構，利用Xilinx 公司的ISE 設計軟件，采用自頂向下的模塊化設計方法，用VHDL 對全數字鎖相環的各個部件分別進行編程設計，然后對該系統做綜合設計和仿真。最后，采用Xilinx 公司的sparnⅡ系列的FPGA 器件實現了鎖相系統的硬件功能。

本鎖相系統的設計參數如下：鑒相器中D 觸發器的位長為16；DLF 內二個積分環節中累加器的位長均為16；DCO 中累加器的位長為24，累加器的時鐘頻率fclk 為8MHz，比例積分控制碼組的字長G=14，自由振蕩頻率 f0 控制碼組的字長C=10。

選擇不同的比例系數Ka 和積分系數Kb 、Kc ，可以改變K1 、K2 、K3 的參數值，進而可根據本鎖相系統的穩定條件式（5），判斷系統是否穩定。表2 列出了幾種典型參數所對應的鎖相系統穩定性分析結果。

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表2 中設

根據本系統在Z 域的傳遞函數和表2 中的設計參數K1 、K2 、K3 ，應用MATLAB 軟件進行分析，得到三階全數字鎖相環在單位階躍信號作用下的系統仿真曲線如圖3 所示。

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從圖3 中系統仿真曲線可以看出，仿真實驗與理論分析的結果是一致的。調節比例和積分系數不僅能夠控制鎖相系統的穩定性，還可以控制系統的鎖相速度。顯然，在保持系統穩定的條件下，圖3(d)設計參數所對應的系統鎖相速度較快。

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根據本系統在Z 域的誤差傳遞函數和實際設計參數，可以分別得到系統在相位階躍、頻率階躍和頻率斜升信號作用下的響應曲線如圖4 所示。從圖4 中可以看到，系統對于上述信號的穩態跟蹤誤差均為零。這與理論分析所得出的結論也是一致的。綜合考慮鎖相系統的穩定性、穩態相差和鎖相速度等性能指標， 最終選擇設計參數K1 = 2-3 ， K2 = 2-6， K3 = 2-11。

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圖5 給出了采用EDA 技術設計的三階全數字鎖相環的系統仿真波形，圖中clkin 為系統時鐘信號，clr 為系統復位信號， ui 為輸入信號， uo 為輸出信號， uo1 為二倍頻輸出信號， uo2 為四倍頻輸出信號。從圖5 中可見，本鎖相系統可以同時得到倍頻輸出信號。

圖6 給出了用FPGA 實現的三階全數字鎖相環的硬件電路測試波形。系統仿真與硬件測試結果都表明，該系統能夠實現鎖相功能。

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4 結論

本文提出了一種基于PI 控制算法的三階全數字鎖相環，采用EDA 技術進行系統設計，并用可編程邏輯器件予以實現。該鎖相環具有電路結構簡單、控制靈活、跟蹤精度高、環路性能好、易于集成的特點。在鎖相速度和穩定性方面優于已有的采用脈沖序列低通濾波計數方法實現的數字鎖相系統。理論分析和仿真實驗表明，改變比例積分控制參數，可以很方便地調節鎖相系統的鎖相速度和穩定性，因而簡化了設計過程。硬件測試結果證實，應用EDA 技術設計的高階全數字鎖相環夠實現其鎖相功能。該鎖相環可作為功能模塊嵌入SoC 內，為各種控制系統提供快速、穩定和高精度的同步信號。

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