系統輸入值、從傳感器反饋回來的系統輸出值以及送給DAC的輸出控制量都不是上述二進制的浮點數類型，因此就需要能夠將兩種類型的數據進行相互轉換的電路。完成二進制浮點數轉換成十進制浮點數的全部操作所需要的時鐘數取決于二進制浮點數的大小，最少232個，最多1069個；而十進制浮點數轉換成二進制浮點數時，不論浮點數的大小，都只需要194個時鐘周期。

神經元算法在FPGA上的實現

有了以上加、減、乘、除浮點運算模塊以及進制轉換模塊，要實現神經元算法只需合理地把他們組織到一起。在FPGA里，是通過一個狀態機來完成這一功能的。狀態轉換圖如圖3所示，在圖中每個標有計算字樣的狀態里，所有運算都是并行完成的，大大節省了運算時間。圖中的START信號可以由微控制器給出，需要注意的是，并不只是在最后的狀態里START=0才使狀態機復原到IDLE狀態，實際情況是，任意時刻只要START=0，狀態機都會復原。

使用 Synplify Pro 7.1在Xilinx Virtex2 XC2V1500fg676-4上實現了該系統的綜合，時鐘頻率為98.4MHz，LUT資源占用率為76%。

基于BP神經網絡整定的PID控制器的FPGA設計概述

基于BP（Back Propagation）網絡的PID控制系統參數整定結構，控制器由兩部分構成：
（1） 經典的PID控制器：直接對被控對象進行閉環控制，三個參數kp、ki、kd為在線調整方式；
（2）神經網絡：根據系統的運行狀態，調節PID控制器的參數，以期達到某種性能指標的最優化。即使輸出層神經元的輸出狀態對應于PID控制器的三個可調參數kp、ki、kd，通過神經網絡的自學習、加權系數調整，使神經網絡的輸出對應于某種最優控制率下的PID控制器參數。

用FPGA實現BP神經網絡，除了各個浮點運算模塊之外，還需要實現隱層神經元的活化函數——正負對稱的Sigmoid函數和輸出層神經元的活化函數——非負的Sigmoid函數：

其中超越函數ex的實現，常用的有兩大類：一是多項式迭代，該方法實現速度快，但需要乘法器，當計算精度較高時，硬件成本大；二是移位加迭代，此方法只需加法器，結構簡單易于實現，但實現速度慢。不過還有一種采用分段線性化的方法，雖然實現容易，但是精度較低。筆者擬在現有浮點四則運算模塊的基礎上，采用指數函數冪級數展開式前n項和的形式實現超越函數ex。這雖然也是采用了多項式迭代的方式，但采用FPGA實現，可以在保證精度的前提下，減少硬件成本。有了這一模塊后，經過合理安排BP算法的運算順序，就可以在FPGA上實現基于BP神經網絡整定的PID控制器了。

結語
當今神經網絡的應用大多以軟件方式完成核心算法，但受限于微處理器（或DSP）工作頻率太慢或PC機體積較大的弱點，難以大規模應用。鑒于此，本文提出了一種基于FPGA、以硬件方式完成神經網絡算法的方案，在保證運算精度的前提下，運算速度可比同頻率的處理器以軟件方式實現快上百倍。另外，文中各個浮點運算模塊的實現還有一些有待優化的地方，因此可以在硬件資源上更為節省。由此可見，硬神經網絡是解決其學習速度慢、滿足實時控制需要的必由之路。本文提出了一種用FPGA實現神經元自適應PID控制器的方案，采用modelsim 5.6d進行仿真驗證并在Synplify Pro 7.1平臺上進行綜合，結果表明該方案具有運算速度快、精度高和易于實現的特點。

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