根據SATAⅡ協議與SATAⅢ協議的不同，分別從物理層、鏈路層和傳輸層詳細討論了基于FPGA 的SATAⅢ協議的實現，成功實現了控制器與支持SATAⅢ協議的SSD 硬盤之間的通信。

　　隨著硬盤技術的發展，硬盤容量變得越來越大，接口傳輸速率越來越快。但是，隨著傳輸速率的提升，并行傳輸技術使得總線間的相互干擾越來越難以抑制，大幅上升的傳輸誤碼率導致經傳輸后的數據無法使用。當PATA 總線的速率達到133 MHz 的時候，并行傳輸技術已無法抑制串擾帶來的誤碼，基于串行傳輸技術的SATA 孕育而生，其所采用的高速差分傳輸技術從根本上解決了因串擾導致的傳輸誤碼問題。與PATA 接口相比，SATA 接口優勢明顯，其使用的接口針腳少，體積小，傳輸速率快，穩定性好，可靠性高，抗干擾能力強。

　　2001 年， Intel、DELL、Seagate 等幾大廠商組成了SerialATA 委員會，提出了第一代SATA 標準，以取代PATA。SATAⅠ的傳輸速率可達150 MBps，直接超越了當時傳輸速率最快的PATA。2005 年，SerialATA 委員會對SATAⅠ進行了改進，形成了第二代SATA 標準，SATAⅡ的傳輸速率為SATAⅠ的兩倍，達到了300MBps。隨后SSD 技術的飛速發展推動了串行傳輸技術的繼續前行，第三代SATA 標準于2009 年誕生，其傳輸速率為SATAⅠ的四倍，達到了600 MBps，但還遠遠沒有達到串行傳輸技術的極限。隨著硬盤及計算機技術的發展，SATA 標準還將得以延續［1］。

　　1 SATAⅢ協議的結構

　　SATAⅢ協議的體系結構繼承了以前的SATA 標準，分為物理層、鏈路層、傳輸層和應用層，其結構原理框圖如圖1 所示。

　　物理層實現高速串行信號的發送和接收，完成數據串并、并串轉換以及編解碼處理。鏈路層負責編碼幀數據，校驗數據，添加幀的邊界和流量控制。鏈路層只發送和接收幀，并不需要知道幀的內容。傳輸層是整個SATA 協議的核心，負責把發送數據封裝成FIS（ Frame Information Structure） 幀格式，把接收到的FIS幀去除封裝。應用層相當于人機交互界面，完成對SATA 控制器的各種操作。

　　2 SATAⅢ控制器的設計實現

　　2． 1 物理層設計

　　根據SATAⅢ協議規范，物理層主要實現主機與設備的初始化和串行數據流的傳輸。本設計采用了Xilinx 公司Virtex5 系列的XC5VFX70T。該FPGA 具有16 個GTX，每個GTX 的傳輸速率可達6． 5 Gbps。Virtex5 系列下的所有具有RocketIO 的FPGA 均已完全支持SATA Ⅱ 協議，但雖然FX 系列FPGA 的RocketIO 傳輸速率能達到6 Gbps，可仍不支持SATAⅢ協議規范［2］。本設計中物理層的重點是： 設計SATAⅢ協議的OOB（ Out Of Band） 信號傳輸時序，以滿足協議規范中的要求，從而實現鏈路雙方的握手。3 個OOB 信號的時序圖如圖2 所示。

　　Gbps 的傳輸速率，可根據協議描述設計初始化狀態機，控制GTX Core 中與OOB 相關的信號，即可完成主機與設備的初始化。但是，當RocketIO 的傳輸時鐘達到3 GHz 時（ 即雙沿6 Gbps 傳輸速率） ，圖2 中T1和T3將由106． 7 ns 縮短為53.3 ns，而T2

　　也將由為320ns 縮短為160 ns。這樣導致初始化數據段周期錯誤，無法完成主機與設備之間的初始化。

　　為了滿足規范中OOB 信號的時序要求，本文中重新設計OOB 產生信號，通過手動控制OOB 信號的產生，按周期連續產生不少于6 個周期的OOB 信號。這樣，雖然T1仍保持為53.3 ns，但T2和T3的時間間隔可以手動調節，本設計中將其分別擴展為373.3 ns 和160 ns，以保證空閑段周期的正確性，從而完成主機與設備的正常初始化。圖3 為chipscope 抓取的物理層初始化信號圖。

　　以上方法通過增加T2和T3的時長來保持OOB信號的周期恒定不變，以滿足SATAⅢ協議規范中的定義?？紤]到OOB 信號的數據容差較大，本文也實驗了保持T3為106.7 ns、T2為320 ns、T1為53.3 ns 的情況，即縮短數據段周期、保持空閑時間的情況。在這種情況下，FPGA 無法完成SATA 協議的初始化，不能與硬盤建立通信連接。

　　2． 2 鏈路層設計

　　物理層在初始化完成后就準備為主機發送或接收數據。由于FPGA 的RocketIO 集成了8b/10b 編解碼器，所以鏈路層只需要根據傳輸層的控制信號完成數據的CRC 校驗和加/解擾碼，以及流量控制。流量控制由狀態機發送相關原語完成。鏈路層的狀態機比較復雜，難以用一個完整的狀態轉換圖來描述。根據鏈路層傳輸狀態，劃分為空閑狀態、發送狀態和接收狀態。詳細狀態轉換可參閱SATAⅢ協議規范。圖4 為鏈路層設計原理框圖。

　　鏈路層的CRC 校驗和擾碼器基于組合邏輯，可以保證從FIFO 中輸出的數據在一個時鐘周期內運算完成，輸出到鏈路層狀態機。其仿真圖如圖5 和圖6 所示，圖中的時鐘僅僅是為了便于觀察數據的轉換狀態，并無實際意義。

　　鏈路層將剔除除SOF 與EOF 外的任何其他原語，降低鏈路層的開銷，因為傳輸層還需要SOF 與EOF 來判斷FIS 的類型，而其他控制流量的原語至此已經失去作用，不需要繼續保留。鏈路層仿真波形如圖7所示。

　　2． 3 傳輸層設計

　　傳輸層是整個SATA 傳輸協議的核心，其主要功能是為數據的接收解FIS 封裝和為數據的發送加FIS封裝。根據SATAⅢ規范，FIS 可分為寄存器類型、設置類型和數據類型。傳輸層根據應用層命令，組成相應類型的FIS，發送給鏈路層，或者根據從鏈路層接收到的FIS 解封裝，進行寄存器設置或是數據讀寫。傳輸層的狀態繁多，主要狀態轉換圖如圖8 所示。

　　圖8 是根據FIS 分類構建的狀態轉換圖。根據FIS 的定義，標志FIS 類型的編碼存放于第0 個DWORD 的第0 個Byte。所以，傳輸層要根據SOF 原語來找到FIS 的第0 個DWORD，由此來判斷FIS 的類型，從而進行相應的狀態轉換。傳輸層FIS 的解除封裝的仿真圖如圖9 所示。

　　傳輸層解除FIS 的封裝后，將SOF 與EOF 原語剔除，確保送到應用層的數據為從硬盤讀出的數據，沒有額外的開銷。傳輸層發送時根據FIS 的定義，將數據組成FIS 格式，發送至鏈路層，再由鏈路層添加SOF、EOF、ALIGN 等幀邊界原語和流量控制原語等。

　　2． 4 關于應用層

　　相當于人機操作接口的應用層并不適合在FPGA中完成，因為那樣會使FPGA 的邏輯設計變得相當復雜。本設計中留出了應用層接口，交由計算機來實現各種操作，通過應用層接口實現對SATAⅢ控制器的操作。

　　3 結束語

　　串行傳輸技術的飛速發展使傳輸速率越來越快，SATAⅢ的出現使硬盤與計算機之間的通信速率不再是數據存儲與讀取的瓶頸。本文中所設計的SATAⅢ控制器已運用于多型工程化高速采集器中。采用目前速度最快的固態硬盤，單塊盤流盤速率能超越300MBps，為后續構建基于RAID 陣列的超高速采集系統提供了必要的保障。