提出了基于Xilinx公司Virtex-5系列FPGA中RocketIO GTP收發器設計的一個高速串行傳輸實現方案，詳細闡述了硬件設計要點和軟件實現概要，系統實測表明，該方案能在某信號處理系統兩個板卡之間穩定地進行1.6 Gb/s的數據傳輸，誤碼率優于10e-12，傳輸距離大于1米。

引言

傳統的并行總線互聯技術因為需要占用大量的芯片管腳與印制板空間，隨著更高的速度要求，多條信號線之間幾乎無法實現完全同步，為抵消串擾和干擾需要在多條信號線中間插入隔離地線從而使總線數目突增，造成板級布線難度和系統設計以及復雜度急劇增加，也無法滿足電子系統便攜和小型化要求。而采用包含源時鐘的差分同步串行傳輸方式，如LVDS，因為采用低壓差、小擺幅，避免晶體管進入‘飽和’與‘截止’區從而具有快速恢復時間，因此可以做到很高的傳輸速率，但由于時鐘與數據要分別發送，傳輸過程中各信號瞬時偏差和相位抖動會破壞數據與時鐘之間苛刻的定時關系，所以傳輸速率很難超過1Gb/s每信道。最終，高速、低功耗、極低IO引腳數量、低布線難度、采用自同步（即CDR，時鐘數據恢復）方式的串行互聯技術，通過編碼與時鐘恢復功能，將時鐘‘內嵌’于數據中，在接收端從數據中提取出所需要的時鐘信息，高速傳輸情況下不存在時鐘與數據的同步問題，因而極大提高了傳輸速率并降低了開發難度和成本，成為新一代信息交換與傳輸方式的主流。

Xilinx公司的Virtex-5系列FPGA中集成了基于RocketIO的多個GTP或GTX硬核，能夠分別提供高達3.75Gb/s和6.5Gb/s的單路傳輸速率，在FPGA中可使用廠商提供的多種高速串行通信協議IP核，也可以自定義和開發簡單高效、低延遲和開銷的通信協議，從而可以幫助設計人員方便和靈活高效而可靠的實現高速串行通信。

本文利用Virtex-5 SX95T FPGA中集成的GTP收發器設計和實現了一個高速串行傳輸系統，實測表明，該系統能在某信號處理系統兩個板卡之間穩定地以1.6 Gb/s的速度進行數據傳輸，誤碼率優于10e-12，傳輸距離大于1米。

1．Vritex-5 RocketIO簡介

1.1 GTP_DUAL的組成
RocketIO是Xilinx公司FPGA集成的高速串行收發器，在Vritex-5平臺下的LXT和SXT系列FPGA中，RocketIO稱為GTP，傳輸速率為100Mb/s～3.75Gb/s，速率在100～500 Mb/s范圍內時具有可選5倍過采用功能，單個GTP功耗小于100mW；在FXT和TXT系列FPGA中，RocketIO稱為GTX，傳輸速率為750Mb/s～6.5Gb/s，速率在150Mb/s～750Mb/s范圍內時具有可選5倍過采用功能，單個GTX功耗小于200mW；而在以往的Virtex-II平臺下平均每8個RocketIO收發器功耗為2.2W，在Vritex-4平臺下高達3.6W。Vritex-5平臺下的每2個相鄰的GTP或GTX組成一個基本的GTP_DUAL，圖1給出了一個GTP_DUAL結構框圖。

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從圖中可以看到，一個GTP_DUAL由2個GTP收發器和一個共享資源塊（包括時鐘/復位/電源控制/動態重配DRP）組成，每個GTP收發器分別由發送與接收物理編碼子層PCS和物理媒體接口子層構成，結構緊湊并且參數可根據需要靈活配置， 使得GTP_DUAL具有低資源占用和低功耗的特點。

1.2 GTP_DUAL時鐘驅動方式
GTP具有3種時鐘輸入方式：專用時鐘引腳輸入、共享臨近GTP_DUAL時鐘輸入、使用FPGA內部時鐘輸入。對于使用專用引腳輸入方式，當時鐘源滿足器件手冊上的指標要求時設計具有最佳性能。使用共享臨近的GTP_DUAL時鐘輸入時：在同一列上，時鐘布線跨度從源端到目的端，中間相隔的數量不超過3，反之亦然，且禁止GTP_DUAL之間時鐘交叉走線；從外部差分對時鐘腳引入的單個時鐘，所驅動的GTP_DUAL總數量不超過7，性能次之。使用FPGA內部時鐘（GREFCLK）輸入方式，雖然用法靈活多樣，但性能最差，因為它引入了較大的時鐘抖動，所以只適用于低傳輸速率、低誤碼率要求的場合。

1.3 GTP_DUAL電源設計要求
由GTP收發器構成的高速串行傳輸系統，其傳輸鏈路性能極大地決定于鏈路兩端電源與時鐘源及布線設計的好壞，除禁止使用開關電源直接為GTP_DUAL供電外，手冊建議以POL方式做電源分配方案，即使用二次降壓，先用開關電源進行一次電源變換，再用滿足手冊要求的低紋波線性穩壓電源LDO為它供電，且要對每一個使用的電源引腳做濾波處理。

2．系統硬件平臺設計

2.1 GTP_DUAL參考時鐘設計
GTP收發器能否可靠的工作，高精度、高質量的參考時鐘源至關重要，手冊給出的參考時鐘最大頻率誤差容限為±350 ppm，并建議選用差分時鐘，本設計采用了低抖動、高性能的差分時鐘晶振，采用專用時鐘引腳驅動方式，硬件連接如圖2所示。時鐘晶振為SILICON LABS公司的530FB80M0000DG，工作電壓2.5V，差分LVDS信號輸出，工作頻率為80M，最大頻率誤差±31.5ppm，相位抖動典型值0.26ps。為了獲得最好性能，印制板設計時，晶振四周用地包圍，下方禁止電源或其他信號過孔和穿越，其差分輸出到GTP_DUAL專用時鐘引腳的走線上串接了電容構成AC耦合方式，這樣既隔斷了直流漂移又有效消除了時鐘抖動與偏移；布線時差分對時鐘線嚴格按照差分等長和信號完整性處理，禁止信號線彎折和過孔穿越。

2.2 GTP_DUAL電源設計
在一個使用GTP收發器的FPGA設計中，傳輸鏈路的整體性能除與參考時鐘源至關重要外，還高度依賴于供電電源的質量，手冊要求采用專用電源，禁止與其他數字和模擬電路混用相同的電源，但單片或多片FPGA的GTP_DUAL之間可共享同一組電源。本設計采用二次降壓變換POL方式為GTP_DUAL供電，低紋波線性穩壓器選用TI公司的TPS74401，該芯片具有1%精度0.8V到3.6 V可調輸出，滿載電流為3 A時有115mV的超低壓降以及優越的瞬態響應和過流、過熱保護，供電紋波抑制比PSRR在1KHz時優于70 dB、超低輸出噪聲、軟啟動時間可編程等優點。通過調整反饋端分壓電阻阻值，可為GTP方便的提供1.0 V和1.2 V電壓，同時為了抑制各種高頻噪聲，在GTP_DUAL的每一個電源輸入端連接了LC濾波網絡進行濾波。

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圖2 外部專用管腳時鐘驅動

3. 設計實現與測試

在某信號處理系統中，信號處理分機通過高速以太網接口收到控制分機命令后控制收發開關接口使系統處于接收與校正狀態，通過高速AD將采集到的天線信號經RocketIO接口送給校正分機，根據接收數據的處理結果調整和控制天線參數，達到系統指標要求后使天線進入正常工作狀態。系統組成框圖如圖3所示。

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圖3：系統組成框圖

首先系統上電后，各分機做自身初始化與配置，建立所需各種通信連接，對RocketIO通信接口部分，本設計采用16比特數據位寬、使能8B/10B編碼、并行端口數據速率80M、使能預/去加重和均衡、傳輸速率1.6Gb/s的設置。由于RocketIO接口只是提供了物理層的傳輸，對多通道、多鏈路、控制和反饋信息豐富的復雜通信模型，需要復雜和完善的通信協議來實現高可靠的數據傳輸，如PCI-E、千兆以太網、SATA、Aurora、RapidIO協議等；對簡單的數據傳輸場合，用戶可基于自定義協議、無反饋的實現數據的高效傳輸。本系統采用自定義協議方式，在每1KB數據中插入一個控制字符，做為同步和控制用途，傳輸信道具有低冗余和低開銷的特點。測試過程中分別采用通過高速背板和射頻電纜兩種方式發送數據，在對多種預/去加重比嘗試情況下，得到了很好的眼圖和誤碼率。

由于并行數據位寬為16比特，測試中發現對于采用異步時鐘（數據中嵌入時鐘）方式時，數據的高/低字節易發生錯位錯誤并且錯位方式無明顯規律，這是由于通信雙方接收數據的起始邊界不固定引起的，通過多次搜索同步控制字符找到正確邊界，或發送訓練字符串可解決此問題；另外，收發雙方采用同源參考時鐘，能更好、更快的解決此問題。通過Xilinx提供的專用誤碼率測試軟件IBERT實測表明，采用長度為1.2米的等長、SMA接頭的差分穩相射頻電纜連接方式時，本設計系統在1.6Gb/s傳輸速率下誤碼率性能優于10e-12，采用高速背板連接時，達到了同樣的誤碼率指標。

4．結束語

針對現代電子系統中數據傳輸速率不斷增高的現狀,設計了以Vritex-5 FPGA平臺下的RocketIO GTP收發器為物理層的高速數據傳輸系統。它是基于嵌入式時鐘同步方式，保證了吉比特數據傳輸速率可靠性,同時降低了系統互聯的復雜度和功耗。基于標準協議的模型可保證數據的無丟失傳輸,而基于自定義協議方式的模型則有利于最小延時傳輸,其可靠性已經得到驗證。