Xilinx 技術文檔中的常用術語定義

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請瀏覽以下術語表，或選擇下列術語之一：???????????????????????

3
3G
第三代

3GPP
第三代合作伙伴項目

三態緩沖器
一種緩沖器，可以使輸出信號端處于高阻抗狀態中，從而避免該信號與其他輸出信號發生沖突。

A

ACK
確認

鄰載波泄漏比

ACP

加速器鏈接接口

鄰近信道功率

ADC
模數轉換器

地址
存儲（如寄存器或存儲器單元）位置的標識。

AER
高級錯誤報告

AFIR
接收過濾器 ID 寄存器

AFMR
接收過濾器屏蔽寄存器

AFR
接收過濾器寄存器

ALM
警報

ALU
請參見?.

AMBA
高級微控制器總線架構。面向高性能 32 位和 16 位嵌入式微控制器的片上通訊標準。

AMP
非對稱多重處理通常，CPU 有獨立的操作系統，資源共享。應用于 Zynq-7000 All Programmable SoC。

AN
自動協商機制

注解
在原理圖中插入仿真值的操作。

ANSI
美國國家標準學會

反熔絲
是一種通過短路特殊電阻來對連接進行永久編程的器件。

AOSR
警報輸出狀態寄存器

APB
高級外設總線

API
應用編程接口是由特定軟件供應商開發的一組軟件庫，允許第三方軟件程序與該供應商的程序進行連接。

APP
應用

APU
應用處理器單元

架構
可編程集成電路系列的通用邏輯結構。您可以在不同的制造工藝下實現相同的架構。

架構向導
一種圖形應用程序，您可以使用它來定制數字時鐘管理器 (DCM) 和串行收發器。它會為所有受支持的綜合工具生成 HDL 文件。它還可以為 DCM 計算抖動，并為串行收發器實現通道連接。您可以在項目導航器 (Project Navigator) 中找到該應用程序。

ARD
地址范圍定義

區域約束
區域約束是由用戶或綜合等流程創建的，它可以指導優化過程在設計實現期間的實施。

使用面積與速度的估算
提供有關設計的使用面積與速度之間利弊信息的過程。綜合工具可以使用該信息準確地評估這些利弊。

ARHT
自動重載/保留

算術方程
用于指定 Xilinx? CPLD 的特殊算術功能的方程。

算術邏輯單元 (ALU)
是一種邏輯功能單元，用于執行算術計算，如加法、乘法和比較運算。ALU 是中央處理單元 (CPU) 的一個組件。

ARM Processor
高級精簡指令集計算機處理器。ARM Holdings 開發的32位精簡指令集計算機(RISC) 指令集架構 (ISA) 。

ASIC
專用集成電路。 根據特定用途定制的集成電路 （vs 通用型）。例如，僅僅用于運行特定制造商手機的芯片就是一個 ASIC。完全由用戶定制掩膜制造的芯片，或者部分由定制掩膜制造部分由門陣列組成的芯片。

封裝地
封裝材料會因供應商而有所不同。在某些情況下，Xilinx 會利用多個供應商，因此在必要時會列出每個供應商所使用的封裝材料。要找到適用于您的器件的信息，請參考物理包裝上的頂部標記。您還可以從材料數據申報數據表 (MDDS) 中獲取該信息。

裝配 A：數字“A”或“F”作為第一個字符出現在包裝頂部標記的第四行中。

裝配 R：數字“R”位于包裝頂部標記的第三行中。（如 VQ44ART0233）。

裝配 D：數字“D”作為第一個字符出現在包裝頂部標記的第四行中。

斷言
警告信息，在仿真和預期值中出現不一致時會激活該信息。系統將支持用戶定義斷言和自動斷言。

異步調試
是一種調試模式，在該模式下將不依賴系統時鐘來采集數據。

異步邏輯
其變化狀態不依賴于時鐘變化的邏輯 是一種信號，在斷言與時鐘無關的信號時會立即執行其預期的函數。

異步寄存器
是一種寄存器，其狀態變化不依賴于時鐘的變化。

異步傳輸模式 (ATM)
以固定大小數據包的方式在高速電信通道上傳輸語音、數據和視頻的方法。

ATM
查看?

屬性
位于 FPGA 或 CPLD 原理圖中的符號或網絡上的說明，用于表示其位置、實現、命名、方向或其他屬性。

AV
視聽

AVB
音視頻橋

AXI
高級可擴展接口協議. 針對于高性能、高時鐘頻率系統的總線協議設計并包含眾多特性，使其理想適用于高速亞微米級互聯。
??

B

逆向注解
將布局布線以后的時序信息反標回網表。

BAR
基地址寄存器

BBD 文件
黑盒定義文件。BBD 文件會列出外設使用的網表文件。

BBRAM
電池供電的 RAM

BBU
基帶單位

BCH
廣播信道

BCR
橋控制寄存器

BE
字節使能

行為
進程語句中指定的一系列順序語句。

行為設計
基于文本而不依賴于技術的設計，它將高級功能性與高級信息流融合在一起。

行為設計方法
使用文本語言而不是互連符號原理圖來定義電路的方法。

行為仿真
通常會在使用硬件描述語言 (HDL) 輸入的設計中執行行為仿真。 在 HDL 設計的預綜合階段會執行此類仿真。功能性仿真會檢查 HDL 代碼是否描述了所需的設計行為。行為仿真是一種仿真過程，將通過解釋定義該設計的方程來執行仿真過程。方程不需要轉換為表示這些方程的邏輯。

BEL 布局約束
可以為已將布局站點分配至邏輯器件門的葉級實例分配基本元素 (BEL) 約束。在分配 BEL 約束時，會導致 LOC 和 BEL 約束“固化”并寫入到為該實例導出的 UCF 文件中。這些 LOC 會作為其各自分配站點中的矩形或站點中的邏輯函數符號顯示在“器件”視圖中，具體要取決于縮放級別。

BFL
總線功能語言

BFM
總線功能模式

BFN
B 幀的數目

BIER
橋中斷使能寄存器

二進制計數器
在基數 2 中實現的計數器。

二進制編碼
二進制或最大編碼是一種狀態機編碼類型，它使用最少量的寄存器進行狀態機編碼。每個寄存器都會發揮其最大的功能性。

BIR
橋中斷寄存器

BIT 文件
比特流文件。

Bitgen
是為 Xilinx 器件配置生成比特流的程序。BitGen 會將完整路由的本地電路描述 (NCD) 文件作為其輸入，并生成一個配置比特流，它是一個帶有 .bit 擴展名的二進制文件。

BitInit
比特流初始化工具。會在 FPGA 上初始化處理器的指令存儲器，并在 FPGA block RAM 中存儲指令存儲器。

比特流
比特流是一種數據流，它包含器件邏輯的位置信息，也就是可配置邏輯模塊 (CLB)、輸入/輸出模塊 (IOB)、3 態緩沖器 (TBUF)、引腳和路由元素的位置信息。比特流還包括空的占位符，它們將使用讀回期間器件發送的邏輯狀態來填充。僅觸發器、RAM 和 CLB 輸出等存儲器元件才會與這些占位符相對應，因為其內容可能會從一種狀態變為另一種狀態。在將比特流下載到器件上時，比特流會配置器件邏輯并進行器件編程，以便您可以讀回該器件的狀態。比特流文件的擴展名為 .bit。

模塊

包含一個或多個邏輯函數的組。

原理圖或符號表。系統提供了四種類型的模塊：

復合模塊表示該設計是分層結構的設計。復合模塊是表示基本原理圖或網表的符號。

模塊化模塊是不具有基本原理圖的符號。模塊化模塊也稱為基元。

引腳模塊用于表示原理圖引腳。

注釋模塊是沒有電氣連接功能的符號，它僅用于技術文檔和圖形中。

block RAM
內置在器件中的隨機訪問存儲器模塊，它有別于分布式的、基于 LUT 的隨機訪問存儲器。

BMCA
最佳主時鐘算法

BMM 文件
Block RAM 存儲器映射 (BMM) 文件是一個文本文件，它對各個 block RAM 如何組成相鄰的邏輯數據空間進行了語法描述。Data2MEM 會使用 BMM 文件將數據轉換為正確的初始化格式。由于 BMM 文件是文本文件，因此您可以直接編輯它。

自下而上的設計
是 HDL 的設計方法，其中已定義的 HDL 模塊會合并到一個所需的整體設計行為中。并且，首先會完成設計的最低層部分。僅在完成低層構建模塊后，才能完成設計中的更高層模塊。此方法通常用于原理圖采集程序中。

邊界掃描
對電子組件進行板級測試所使用的方法。主要目的是為了測試芯片的 I/O 信號和 IC 之間的互連。 邊界掃描是一種方法，它通過稱為測試訪問端口 (TAP) 的標準接口來觀察和控制所有新芯片的 I/O 信號。邊界掃描架構包括四個專用的 I/O 控制引腳，IEEE 規范 1149 中對此進行了說明。

斷點
是一種條件，仿真器在此條件下會停止執行仿真命令。

BRG
波特率生成器

BRPR
波特率分頻器

BRR
緩沖區就緒寄存器

BSB
Base System Builder。是一個向導，用于在 Xilinx? Platform Studio (XPS) 中創建完整的設計。BSB 也是在 Base System Builder 中使用的文件類型。

BSP
板級支持包/比特流處理器

BTL
位時序邏輯

BTR
位時序寄存器

BTS
收發器基站

BTT
字節傳輸

緩沖器
用于增加弱信號電流或驅動力，從而增加信號扇出能力的一個存儲元件。

BUFG
Global Buffer (Xilinx? FPGA 元件)

BUFT
三態緩沖器。

基于字節的 PROM
可編程只讀存儲器 (PROM)，一次輸出一個字節數據。
??

C

C2P
請參見。

C2S
請參見。

CA
完成終止

CAE
計算機輔助工程是電子設計自動化 (EDA) 最初使用的術語。現在常指用于開發制造工具的軟件工具，您可以使用這些制造工具來生產電子系統，如面板化的電路板。

CAE 工具
計算機輔助工程 (CAE) 工具。通常指執行設計輸入和設計驗證的程序，如 Innoveda、Cadence 或 Mentor Graphics。

CAN
控制器局域網

CAPEX
資本支出

進位
在加法和減法中從一個數值轉移到另一個高位數值的數量。

進位邏輯
是一種邏輯，旨在加快計數器、加法器、遞增器、遞減器、比較器和減法器的速度，并減少其使用面積。它是一種特殊的互連，可加快加法器和計數器從一個 CLB 到另一個 CLB 的進位路徑的速度。該專用的進位線會沿著 CLB 的每一列以及頂部和底部 CLB 進行延伸。

進位邏輯模式?
43 個特定的進位邏輯函數，如每個 CLB 配置中具有的遞減和遞減函數。

超前進位
是一種機制，能夠使進位同時應用于并行加法器中的和數位。

進位路徑
在加法或減法中，從一個 CLB 到另一個 CLB 的進位計算。

進位傳遞時間
進位信號通過各級組件門電路所花費的時間。

級聯
將一個模塊的輸入連接至另一個模塊輸出的電路。

CDC
跨時鐘域

CDMA
中央直接存儲器存取

CDMA
碼分多址

CDRSX
通用數字無線電系統 — Xilinx? Edition

CE
芯片使能/時鐘使能

單元
對 FPGA 的分層描述。

Cfg
配置

CFI

公共閃存接口

控制格式指示 (LTE)

CFR
峰值因數抑制

校驗和
通過使用檢驗數據完整性的任意公式生成的位或數字和。 要驗證校驗和數字代表的數據是否輸入正確，則需要驗證在處理完成后生成的校驗和數字是否與初始數字相同。

CIB
查看?。

CLB
可配置邏輯塊FPGA 的基本單元。CLB 包括函數生成器（查找表或 LUT）、寄存器（觸發器或鎖存器）和可重新編程的路由控件（多路復用器）。CLB 可實現宏以及其他設計函數。它們為實現的設計和下載的設計提供了物理支持。CLB 在每一端都具有輸入，并且這種多樣性可使它們靈活地執行邏輯映射和分區操作。

清零
同步重置。

時鐘
是一種信號，表示波形處于高位或低位狀態的時間。時鐘方波的上升沿和下降沿會觸發電路操作。

時鐘緩沖器
是一種電路元件，用于增加弱時鐘信號的電流或驅動力，從而增加其扇出。

時鐘使能
是一種二進制信號，它通過時鐘信號允許或禁止同步邏輯發生改變。在啟用該功能后，此控制信號允許器件時鐘生效，并使其成為激活狀態。

時鐘輸入路徑
是從芯片輸入或觸發器、鎖存器或 RAM 的輸出開始，直至到達觸發器或鎖存器使能上的任何時鐘引腳的路徑。時鐘輸入路徑時間是信號到達觸發器時鐘輸入時所需的最大時間。時鐘輸入路徑將有助于您確定系統級設計時序。

時鐘周期
周期性波形重復出現所需的時間。

時鐘歪斜
路徑中的兩個或多個目標引腳之間的時差。

時鐘到管腳路徑 (C2P)
是從觸發器或鎖存器的 Q 端輸出開始直至到達芯片輸出的路徑。它包括觸發器的時鐘到 Q 端的延遲，以及觸發器到芯片輸出的路徑延遲。時鐘到管腳路徑時間是數據離開源觸發器，然后通過邏輯和路由，并在下一個時鐘沿出現之前到達輸出所需的最大時間。

時鐘到建立路徑 (C2S)
是從觸發器或鎖存器的 Q 端輸出開始直至到達另一個觸發器、鎖存器或 RAM 輸入的路徑，其中引腳在發出時鐘信號之前具有設置要求。它包括觸發器的時鐘到 Q 端的延遲，以及從該觸發器到下一個觸發器的路徑延遲，以及下一個觸發器的建立時間要求。時鐘到建立路徑時間是數據傳播到源觸發器，然后通過邏輯和路由，并在下一個時鐘沿出現之前到達目的地所需的最大時間。

CML
電流型邏輯

CMOS
互補型金屬氧化物半導體。高級 IC 制造工藝技術，具有高度集成、低成本、低功耗和高性能的優點。

CMOS 晶體管
CMOS 晶體管通常用于可編程互連點 (PIP) 以及交換矩陣中。

CMP
配置最大功耗

CMT
時鐘管理模塊

組合輸入
組合型輸入是管腳基元和函數基元的組合。

組合邏輯
是沒有存儲能力的邏輯，也就是說，它不受時鐘的控制異步。例如，邏輯門電路。

命令文件
在仿真環境中，命令文件是包含命令列表的文件，這些命令用于矢量賦值，生成輸入波形和時鐘，以及顯示信號。該命令文件將在仿真期間執行。您可以使用文本編輯器或一組輸入波形來創建命令文件。

編譯器
語言解釋器。編譯器會解釋 HDL 并為目標器件架構實現并行進程。

復雜性
器件上的門電路數量。

組件
被放置于某些物理位置上的邏輯配置。這些組件有 CLB、IOB、三態緩沖器、上拉電阻器和振蕩器。這些組件是由 BEL 組成的。Slice 是其中一個組件實例。組件是 FPGA Editor 中的布局布線的粒度單位。同時，組件也是表征器件時序的最小級別。

組件接口
是對 Mentor Graphics 組件如何與上層層次模塊進行連接的描述。是對模型注冊表的端口描述，大致等同于 VHDL 中的實體端口列表（及其結構體聲明）。

組件接口瀏覽器 (CIB)
是一種程序，允許設計人員查看和編輯組件接口。在大部分情況下，您可以使用該瀏覽器從組件模型注冊表中添加或刪除模型。

配置
將特定于設計的比特流載入到一個或多個器件中以定義邏輯模塊、及其互連和芯片 I/O 的功能性操作的過程。

配置文件
包含了對 FPGA 器件或 PROM 進行編程的比特流的文件。 該文件格式可以是二進制 (.bit) 或 ASCII 格式（.mcs 或 .rst）。

配置模式
配置模式是 Xilinx 配置電纜上可用的模式。它們包含 JTAG、SelectMAP 和從串模式。

配置引腳
用于將特定于設計的編程數據載入到一個或多個邏輯模塊中以定義器件內部模塊和互連的功能性操作的引腳。

配置空間
是 PCI EXPRESS? 架構中的四個地址空間之一，其他的地址空間為 I/O、存儲器和消息。帶有配置空間地址的數據包用于配置器件。

控制臺日志
在會話階段調用命令的記錄。

約束集
約束集表示一個或多個用于分析和實現目的的約束文件。它們通過 PlanAhead? 軟件中的“源”視圖來管理。您可以使用不同的約束集來試驗不同的約束或探索不同的器件的實現結果。

約束
實現過程的規范。約束具有如下幾種類別：布線、時序、區域、映射和布局約束。使用這些屬性，您可以強制邏輯（宏）放置在 CLB 中，確定 CLB 在芯片上的位置，以及限制觸發器之間的最大延遲。PAR 不會嘗試更改被約束邏輯的位置。

約束編輯器
是一款 Xilinx 軟件，您可以使用它輸入時序約束和引腳位置約束。該用戶界面可以指導您在無需了解 UCF 文件語法的情況下創建約束，從而簡化您的約束輸入。

約束文件
是用文本格式來指定約束（位置和路徑延遲）的文件。其他的方法是在原理圖上放置約束。

競爭
多個沖突的輸出驅動同一網絡的狀態。

CONVSTR
CONVST 寄存器

CORE Generator（IP核生成器）
是一款 Xilinx 軟件工具，它提供了為 Xilinx? FPGA 優化設計的參數化IP核。CORE Generator? 工具提供了現成的功能目錄，從簡單的算術運算（如加法器、累加器和乘法器）到系統級構建模塊（如濾波器、轉換、FIFO 和存儲器）等各種復雜的功能。

IP核
在半導體設計行業中，是指預定義的功能，如處理器或總線接口,通常已從軟件開發者那里獲得許可。您可以直接在芯片，如固定邏輯或可編程邏輯器件中實現IP核，可以在產品開發過程中節省芯片設計人員的設計時間。與 Intellectual Property 同義。

計數器
是由寄存器組成的、用于計算脈沖數的電路，通常會對預定的脈沖或一系列脈沖作出響應。也稱為分頻器，有時也稱為累加器。

CP
循環前綴

CPHA
時鐘相位

CPICH
公共導頻信道

Cpl
完成

CplD
完成數據

CPLD
復雜可編程邏輯器件 (CPLD)。是單芯片的邏輯解決方案。邏輯密度通常少于 1 萬門

CPOL
時鐘極性

CPRI
通用數據包無線接口

CPU
中央處理器單元

CR
控制寄存器

CRC
循環冗余校驗

關鍵路徑
組合邏輯部分的某個信號，由于延時過長而限制了邏輯的速度。存儲元件將確定關鍵路徑的開始和結束位置，該路徑可能包含 I/O 管腳。

交叉探測
軟件工具間的交互通信。

CS
芯片選擇

CSMA/CD
帶有沖突檢測的載波監聽多路訪問

CTI
交叉觸發器接口
??

D

DA
目標地址

DAC
數模轉換器

菊花鏈?
在一個文件中串聯的一系列比特流文件。您可以使用它對菊花鏈開發板配置中連接的若干個 FPGA 進行編程。

懸空總線
一端連接至組件引腳或網絡，另一端沒有任何連接的總線。在總線的末端有一個小實心方格表示懸空總線。

懸空網絡
一端連接至組件引腳或網絡，另一端沒有任何連接的網絡。在網絡的末端有一個小實心方格表示懸空網絡。

DAP
調試訪問端口

數據中心
服務器、網絡設備、存儲設備和特定應用設備可協同工作，為云計算提供支持。

數據鏈路層
事務處理層和物理層之間的 PCI EXPRESS? 架構中間層。

Data2Mem?
此 Xilinx? 程序可以輕松地將 CPU 軟件映像合并到 FPGA 比特流中，并在 block RAM 構建的地址空間中執行該軟件。

數據流建模
使用并行的信號賦值語句。

dB
分貝

dBc
分貝相對載波

dBFS
分貝相對數字滿刻度

dBm
分貝相對一毫瓦

DCH
專用傳輸信道

DCI
下行控制資訊

DCL
動態控制層

DCM
數字時鐘管理器。是一種設計元件，它提供了多種功能。它可以實現時鐘延遲鎖定環路、數字頻率合成器、數字移相器和數字擴展頻譜。

DCR
器件控制寄存器

DDAR
DMA 目的地址寄存器

DDR
雙倍數據速率

DDRC
雙倍數據速率 DRAM （DDR DRAM）存儲控制器

調試
讀回或探查配置器件的狀態以確保該器件能夠按預期在電路中正常工作的過程。

DECERR?
AXI4 中的解碼器錯誤狀態。 另請參見：。

聲明的信號
這些信號不是輸入或輸出信號。它們是器件中的內部信號。

解碼器
將二進制信息的 n 輸入轉換為 2^n 輸出行的電路。?它與編碼器相反。

延遲鎖定環路 (DLL)
是一個數字電路，用于執行片上和片外時鐘管理功能。

密度
器件上的門電路數量。

設計
可以將設計定義為網表（elaborate后的 RTL 或綜合網表）、約束集和目標器件。您不需要創建設計便可使用 PlanAhead?。在 PlanAhead 當前會話期間才可以在系統存儲器中保存設計數據，您可以使用這些設計數據分析設計快照并啟動。您可以使用任何外部用戶約束文件 (UCF) 來啟動實現進程。每個項目網表支持使用不同的約束或器件的多個設計。

設計輸入
設計者用來創建芯片的方法，如原理圖或硬件描述語言。

設計實現設計實現規范是指通過位表示的底層組件來真實實現設計的過程。
這不同于設計的功能規范，它指的是設計或電路功能的定義。

設計規則檢查
設計規則檢查 (DRC) 是一系列測試，用于發現設計中存在的邏輯和物理錯誤。

設計規范
用于定義其功能的頂層設計。規范功能是根據行為或結構基元來創建的。您可以使用以下兩種方法來輸入設計：圖形描述（原理圖）和文本描述 (HDL)。

目標
時序分析路徑、同步元件或引腳的數據輸入的匯聚節點或終止點。

DEVC
器件配置單元

器件
器件是在制造期間使用半導體材料制成的集成電路或其他固態電路。每個 Xilinx? 架構系列都包含了特定的器件。

器件模型
使用 VHDL 語言對數字器件（在其環境中包括器件的結構和通信接口）的內部和外部視圖進行的描述。

DFE
決策回饋均衡器

DGIER
器件全局中斷使能寄存器

DIC?
缺損閑置計數

差分對
差分對等同于 LVDS（低壓差分信號）和 LVPECL 信號。某些器件已引入了差分信號。您可以使用兩個引腳將這些信號連接至該器件。這兩個引腳稱為差分引腳對。每個差分引腳對具有正極 (P) 和負極 (N) 引腳。差分信號的 I/O 引腳可以為同步或異步，輸入或輸出引腳。您可以將引腳對作為同步輸入和輸出信號，以及異步輸入信號。但是，只能將某些差分對作為異步輸出信號。差分信號需要一對引腳才能實現幾乎同步的切換。如果驅動引腳的信號來自 IOB 觸發器，則它們為同步信號。如果驅動引腳的信號來自內部邏輯，則它們為異步信號。

DIN 引腳
將比特流載入到串行模式中的 FPGA 引腳。

直接互連
使進位與 CLB 行與列對齊，從而將進位傳遞并連接至計數器觸發器的網絡。

DISR
器件中斷狀態寄存器

分布式 RAM
是分布在 CLB 中的可編程邏輯中的 RAM（隨機訪問存儲器）。您可以使用分布式 RAM 更改函數生成器（查看表，即 LUT）的地址值。

分布式 ROM?
是分布在 CLB 中的可編程邏輯中的 ROM（只讀存儲器）。

DLC
數據長度代碼

DLL
查看?

DLLP
數據鏈接層信息包

DLMB
數據端本地存儲器總線

DL-SCH
下行鏈路共享信道

DMA
直接存儲器訪問

直接存儲器訪問控制器

DMACR
DMA 控制寄存器

DMALR
DMA 長度緩存器

DMASR
DMA 狀態寄存器

當變量的值對輸出沒有影響時，則可不用在乎該值。Don't-care 值由真值表中的 X 來表示。

DOPB
數據端片上外設總線

倍長線
僅切換任何其他交換矩陣的互連線。

下載
下載是將數據發送至器件以進行器件配置或編程的過程。

DPCH
專用物理信道

DPRAM
雙端口隨機存儲器

DRAM
動態隨機訪問存儲器

繪制的寬度
機器校準的門電路寬度。

DRC
設計規則檢查。 用于檢查 (NCD) 文件中是否存在設計實現錯誤的程序。

DRE
數據重排列引擎

DRP
動態重配置端口

DRR
數據接收寄存器

DSAR
DMA 源地址寄存器

DSN
器件序列號

DSP
數字信號處理. 用于大量數據信息的高速處理、具有優化架構的專用微處理器?？捎糜?a target="_blank">音頻、通信、圖像處理和其它數據采集和數據控制應用等。可發生在專用 DSP 處理器、固定邏輯 ASIC 或可編程邏輯器件中。因為在芯片上是以并行的方式進行處理，所以 FPGA 中可以實現一些最高性能的 DSP 系統。

DSPLB
數據端處理器本地總線

DSRR
DMA 軟件復位寄存器

DTE
數據終端設備

DTR
數據傳輸寄存器

DUC
數字上變頻

DUT
待測器件

占空比
在數字電器中，該術語用于描述數字信號在一個周期內處于高電平的百分比。例如，60% 的占空比表示電壓處于高電平（邏輯 1）的時段占整個周期的 60%，而電壓處于低電平的時段僅占整個周期的 40%。

DVE
搜索可視化環境

DW, DWORD
雙字四字節
??

E

ECAM
增強型配置訪問機制

ECC
誤差校正碼。添加到 BRAM 實例中以在訪問期間更正單個位故障的其他電路。在與 BRAM 關聯時，您可以通過充當 BRAM 與處理器接口的 BRAM 控制器來啟用/禁用此實現。

ECR
錯誤計數寄存器

ECRC
端到端 CRC

EDA
電子設計自動化。指的是各種可在芯片中創建、仿真、驗證和測試電路的前端（設計輸入）和后端（實現）軟件工具。

邊緣解碼器
是一種解碼器，其布局僅限 FPGA 邊緣中的精確位置。

EDIF
電子數據交換格式。用于指定設計網表的行業標準文件格式。

編輯器
您可以查看或修改 ASCII 文件的工具。

EDK
Xilinx? 嵌入式開發套件 (EDK)

EEPROM
電可擦除可編程只讀存儲器?？赏ㄟ^電擦除的各種 EPROM。另請參見：。

有效的寬度
擴散后的實際門電路寬度。

力度級別
力度級別是指 Xilinx? 設計系統 (XDS) 嘗試進行設計布局或路由所達到的程度。力度級別具有如下設置：

高，提供了最高質量的布局，但需要執行最長的時間。在設計上投入了巨大的精力，則卻無法滿足您的性能要求。

標準，是默認的力度級別，它提供了較低質量的布局，但只需最短的執行時間。

ELF 文件
可執行文件和可鏈接格式文件。

EMAC
以太網 MAC

EMC
外部存儲器控制器

EMIO
多用途擴展 I/O

使能輸入
是一種二進制輸入，它將對輸出進行啟用或禁用控制。

編碼狀態機
是一種狀態機，需要您為狀態表中的每個狀態定義狀態寄存器的值。

編碼器
一個符號-翻譯2個n?二進制信息的輸入行至?n?輸出行它與解碼器相對。

編碼
設計使用的數據編碼機制。編碼類型包括無符號的二進制、2 的補碼以及獨熱碼等。

端點 (EP)
是一個節點，它充當路徑起點的驅動者或路徑終點的承載者角色。

實體
一組互連組件。

EOC
轉換結束

EOF
幀結束

EOP
數據包結束

EOS
序列尾

EP
查看。

EP
錯誤毒藥

EPP
可擴展式處理平臺

EPROM
可擦寫的 PROM，具有可多次重新編程的優點。將芯片對準紫外光便可輕松擦除以前的程序。另請參見：。

方程分隔
是由 CPLD 執行的一種自動化過程，CPLD 會將大型的行為方程分隔為適用于可用器件宏單元資源的一些較小的函數。

方程文件
用于行為設計的文件。

ESR
錯誤狀態寄存器

EXORmacs
EXORmacs 是 Xilinx? 工具支持的 Motorola PROM 格式。其最大地址為 16 777 216。此格式支持高達 (8 x 16 777 216) = 134 217 728 個位的 PROM 文件。

外部時鐘
外部時鐘是在同步模式調試期間目標板使用的系統時鐘。要使用外部時鐘，請將系統時鐘連接至 CLKI 引腳，并將下載電纜 CLKO 引腳連接至系統時鐘負載中。
??

F

無工廠
可設計、測試和市場銷售 IC 但是將半導體器件的制造或“晶圓廠”轉包給專業制造商的 A 級半導體公司。

FAE
現場應用工程師

fan-in
芯片可以吸收的并行輸入的數量。

fan-out
指定輸出可以驅動的指定單元負載的最大數目。

快速進位
是一種算術進位函數，它使用專用的快速進位鏈來互連宏單元 (CPLD) 或 CLB (FPGA)。這些信號將不會傳遞至通用互連矩陣 (UIM)。

快速函數模塊 (FFB)
是 CPLD 中的一組宏單元，它可以處理超高速的邏輯。

快速輸出使能 (FOE)
是一種三態控制信號，它使用器件的專用 FOE 連線而不是通用互連矩陣 (UIM) 連線。

FastCLK
是一種時鐘信號，它使用器件的專用 FastCLK 連線而不是通用互連矩陣 (UIM)。

快速輸入
繞過通用互連矩陣 (UIM) 直接連接到函數模塊輸入的器件輸入。

FATfs
查看?.

FCB
幀時鐘突發

FCS
幀校驗序列

FDM
頻分多路復用

FEC
前向糾錯

F/F
觸發器

FFB
查看?.

FFT
快速傅里葉變換

光纖通道
可將 1.06 Gbit/每秒傳輸速率擴展到 2.12 或 4.24 Gbit/每秒的高帶寬串行標準。能夠傳輸多種現有的接口命令集，包括因特網協議 (IP)、SCSI、IPI、HIPPI-FP 和音頻/視頻等。

FIFO
先進先出

FIR
有限脈沖響應

擬合器
將 PLD 邏輯描述映射到目標 CPLD 中的軟件。

擬合
將您的設計邏輯放入 CPLD 中的物理宏單元位置的過程。 系統會自動執行路由過程。

平面設計
平面設計是由頂級原理圖中的多個表單組成的設計。

平面視圖
在 XPS 中，IP 目錄以及系統組裝面板都具有平面視圖。在常規試圖中，列中的信息?名稱?是直接可見的，并沒有組織在擴展列表中。

平面化
解析設計中的所有分層引用的過程。如果設計中包含若干個邏輯模塊例化，則該設計的平面化版本會復制每個例化的邏輯。平面化設計仍包含實例和網絡的層級名稱。

布圖規劃

選擇設計邏輯的最佳分組和連接功能的過程。

是手動將邏輯塊放置在 FPGA 中以提高密度、可路由性或性能的過程。

流程
為實現設計而執行的一系列有序化的過程。

FMAX
最大頻率

FNR
幀數寄存器

FOE
查看

印跡
庫宏或組件的形狀、引腳名稱和功能。

FPGA
現場可編程門陣列。Xilinx? 于1984 年首創的一種集成電路類型集成電路器件或“可編程平臺”即使在生產后也可現場進行編程，從而為電子產品制造商提供了更多的設計靈活性。不同于特定應用的芯片，FPGA 可支持工程師在設計周期的后期進行修改，甚至能夠在生產后給產品升級新的功能。
FPGA 應用包括快速計數器、快速流水線設計、寄存器集約化設計和電池供電的多級邏輯。
FPGA 編譯器
用于約束和綜合 FPGA 的 Synopsys 產品。

FPGA Editor
用于顯示和配置現場可編程門陣列 (FPGA) 的圖形應用程序。 FPGA Editor 需要本地電路描述 (.ncd) 文件。此文件包含了映射到組件（如 CLB 和 IOB）的設計邏輯。此外，FPGA Editor 會從物理約束文件 (PCF) 中讀取數據并將數據寫入到該文件中。

頻率
頻率，即 IC 設計速度，是由電路中的一個同步元素到另一個同步元素的最長路徑延遲來定義的。

FROM:TO 時間規范
指定時序的一種方式，即可以指定點到點、組到組、一對多以及多對一的方式。

FSL
快速單工鏈路。單向點到點數據流接口是硬件加速的理想器件。MicroBlaze? 處理器具有可直接連接至處理器的 FSL 接口。

函數模塊
器件的高密度函數模塊，旨在提供最大的邏輯密度，并且它還包含了一些宏單元。與函數模塊相關的輸出引腳具有標準的電流驅動功能。

函數生成器
是具有三個或四個輸入的查看表或黑盒，旨在實現 (2?2?)2或 256 或 (22）4)或 65556 個函數的任意組合輸出是由黑盒中執行的邏輯函數所產生的任意值。函數生成器可以實現完整的真值表，從而加快對輸出的預測。

功能性仿真
是在 Xilinx? 器件中實現設計之前，發現設計中存在的邏輯錯誤的過程。由于設計的時序信息不可用，因此仿真器會使用單位延遲來測試設計中的邏輯。在設計過程的早期階段通常會執行功能性仿真。
??

G

門陣列
是 ASIC 芯片的一部分。門陣列表示在 VLSI 類型的芯片上重復出現的特定門電路類型。這類邏輯需要使用掩碼才能對門電路模塊之間的連接進行編程。

GBIC
千兆位接口轉換器

Gb/s
每秒千兆位

GCC
GNU 編譯器集

GEM
吉比特以太網媒體

GEMAC
千兆位以太網媒體訪問控制器

泛型
在 VHDL 中，泛型是將特定類型的信息傳遞到其原始環境的設計描述中。

GFC
千兆位光纖通道

GIC
通用中斷控制器

GIE
全局中斷使能寄存器

GIER
全局中斷使能寄存器

毛刺
是硬件中出現的虛假電子信號或其他異常行為。毛刺還可以描述您在軟件中看到的、由硬件造成的一些問題。您不能使用該術語來描述軟件錯誤。也就是說，它不是軟件錯誤的同義詞。正確的使用方法是：當您在開發板上按“正弦波定序器 ”按鈕時，可能會在“ChipScope? 分析器波形”顯示窗口中看到正弦波毛刺。

全局三態網
全局三態網會在啟用邊界掃描之前強制所有器件輸出進入高阻抗狀態，并執行 EXTEST 指令。

全局緩沖器
是用于連接長線的低歪斜、高速緩沖器。它們不會生成邏輯映射. 在芯片的每個角中都有一個 BUFGP 和一個 BUFGS。主緩沖器必須由 IOB 來驅動。 從緩沖器可以由內部邏輯或 IOB 來驅動。

全局設置/重置網路
是一個高速、無歪斜的專用網絡，可減少延遲和路由擁塞。此網絡可以訪問芯片上的所有觸發器，并且可以重新初始化所有 CLB 和 IOB。

GMII
千兆位媒體獨立接口

GP
通用

GPIO
通用輸入和輸出。是連接至處理器本地總線 (PLB) 的 32 位外設。也可以是沒有分配特定功能的 GPIO 引腳。設計人員可將它們用于特定設計的功能。

GPP?
通用處理器

灰色碼
是一種二進制代碼類型，它使用二進制數字表示數值，而不是在一個位置上表示前面的所有數字。例如，在灰色碼中，整數 7 將作為 0100 來執行，而整數 8 將作為 1100 來執行，而不是使用二進制將它們分別表示為 0111 和 1000。

灰盒方法
開盒方法就是以交互方式使用 Xilinx? 設計系統 (XDS) 來執行實現流程的方法。它在傳統意義上被稱為“手動流程”。

接地彈跳
在地面或芯片內部的功率級發生的電壓高峰，這主要是由接地引腳、連線和地面金屬化的混合電感引起的電流變化。在多個輸出狀態同時發生改變時會經常出現這種問題。

組
組成總線的通用信號集。就計數器而言，例如，您可以合并生成實際計數器值的不同信號從而組成別名或組。

GSM
全球移動通信系統

GT
千兆位傳輸

GT/s
吉(10^6)次傳輸/秒

GUI
圖形用戶接口

指導文件
先前放置和路由的 NCD 文件，您可以在后續布局和布線操作中使用該文件。

指導模式
指定在放置和路由過程中使用的可選指導設計文件。指導文件是 NCD 文件，它將作為放置和路由輸入設計的模板。如果是在先前的設計基礎上進行一些細微的改動來創建新設計，則使用該文件將非常有用。

指導設計
使用先前實現的文件版本來執行設計映射、放置和路由。通過指導設計，您不僅可以保留先前實現的布局設計和性能，同時還可以修改邏輯或將其添加到設計中。
??

H

硬宏
設計人員在 FPGA 編輯器中創建的宏可被保存為 NCD 文件。它們可以在設計中被實例化，以保持由設計人員定義的準確布局和布線，但缺乏進行仿真和后端注釋的特性，因為它們在設計采集網表中不具有相應的的邏輯表示法。

硬件描述語言
可用文本代碼描述電路的語言。在業界最廣泛使用的兩個 HDL 為 VHDL 和 Verilog。HDL 以一種技術獨立型方式，采用高層次的抽象來描述設計。

硬件平臺
您可以使用 Xilinx? FPGA 技術在處理器子系統中定制硬件邏輯。此類定制不能通過標準現成的微處理器或控制器芯片來實現。硬件平臺是用于描述靈活的、嵌入式處理子系統的術語，您可以使用 Xilinx 技術來創建該系統，從而滿足您的應用需求。

硬線
與 FPGA 具有相同結構的不可重編程器件，但它可以使用金屬連接來替換受控的存儲器單元和邏輯。此類器件通常在 FPGA 進行完原型設計后使用。它通常在大批量的設計中使用。

HARQ
混合自動重傳

HDFB
查看?.

HDL
查看?

HDLC
高層次數據鏈路控制

HEX
使用 HEX 格式表示的 PROM 數據的簡單文本轉儲。它具有無限的數據容量。

HI
HARQ Indicator

分層設計
通過多層，即從最高層（概述）到最低層（電路細節）來描述設計的方式。另一種設計為平面設計，它在同一層次描述所有設計元素。

分層視圖
在 XPS 中，它是 IP 目錄和系統組裝面板使用的默認視圖，它將按 IP 實例來分組。IP 實例排序將基于從上至下的分類原則，即處理器、總線、總線橋、外設和通用 IP。同一類的 IP 實例將按實例名稱的字母順序來排序。在使用 IP 分組時，您將更容易查找與 IP 實例相關的所有數據。當您在硬件平臺添加 IP 實例時該視圖將特別有用。

高邏輯電平
二進制邏輯中有兩個邏輯電平：高 (1) 與低 (0)。高狀態代表兩個電壓中的高電壓。

高密度功能模塊 ()
是 CPLD 中的一組宏單元，它可以有效地執行復雜邏輯（如算術運算）。

高阻抗
三態組件的第三態或懸空態。

保持時間
在到達時鐘觸發邊緣之后輸入數據保持穩定，從而可以可靠地激活器件所需的時間。

熱插拔
可以使用軟件控制在電腦運作時插拔卡。

熱轉換
在帶電的情況下插拔卡，無需軟件控制。

HSDPA
高速下行鏈路分組接入

HSEC
高速以太網 IP 核

HSTL
高速收發器邏輯

HWICAP
硬件 ICAP
??

I

I/F
接口

I/O
輸入/輸出. 可用于打開和關閉芯片上信號的物理連接和各種電氣標準。

I/O 庫
IOB 模塊組。

I/O 模塊
器件的輸入/輸出邏輯，它包含引腳驅動器、寄存器、鎖存器和三態控制功能

I/O 管腳
輸入/輸出管腳，用于連接設計邏輯與器件引腳。

I2C
Inter IC 總線

IBA
集成總線分析器

IBERT
集成式誤碼率測試器

IBIS
一種輸入/輸出緩沖器信息規范。器件建模標準。您可以使用 IBIS 來開發行為模型，該模型用于描述器件互連的信號行為。

IBISWriter
輸出 .ibs 文件的 Xilinx 命令行工具。此文件由設計使用的引腳列表，連接這些引腳的器件內部的信號以及連接至引腳的 IOB 的 IBIS 緩沖器模型組成。

IBTTCC
不定字節傳輸命令計算器

IBUF
輸入緩沖一種電路，它可以保護芯片，避免其最終導致電流溢出。

ICAP
內部配置訪問端口

ICR
中斷清除寄存器

ID
標識符

IDE
集成開發環境

IDELAY
輸入邏輯延遲

IDR
已接收消息的標識符

IDSEL
初始化器件選擇

IER
中斷使能寄存器

IES
精銳型企業仿真器

I/F
接口

IFG
幀間隔

IIC
集成電路

IID
中斷 ID

ILA
初始信道調整

ILA
集成邏輯分析器

ILMB
指令端本地存儲器總線

ILS
初始通道同步

iMPACT
是 Xilinx 命令行和基于 GUI 的工具，允許您使用邊界掃描模式來配置 PLD 設計。您可以使用 iMPACT 下載、讀回和驗證設計配置數據，并創建 PROM、SVF、STAPL 和 System ACE System ACE? CompactFlash 解決方案編程文件。

實現
是設計映射、布局和布線的過程。是設計流程的一個階段，在該階段將進行設計布局和布線操作。

實現工具
在 FPGA CLB 和 IOB 單元中實現設計（宏和邏輯函數）的工具。

包含文件
由頂級文件中的 INCLUDE_EQN 語句指定的 FPGA 和 CPLD 方程文件.

索引
總線最左邊和最右邊的位，用于定義總線范圍和精度。

InfiniBand
采用 2.5 Gbit/每秒線路速度連接并支持 1 路、4 路和 12 路鏈路帶寬的全新行業 I/O 規范。應用包括遠程存儲器件和服務器。

INIT 引腳
器件引腳，指示器件在加電后何時準備接收配置數據。

輸入
數據傳入的符號端口。

輸入負載
指定輸入所表示的指定單位負載量

（輸入/輸出模塊）
是基本元素集合或組，用于實現 FPGA 器件的輸入和輸出功能。

輸入管腳寄存器和鎖存器
位于器件 I/O 管腳部分的 D 類寄存器。您可以使用輸入管腳寄存器替代宏單元資源。

安裝
Xilinx 安裝程序用于將 Xilinx 軟件安裝在硬盤或?系統實例中。.

實例
設計或網表中的一個特定門電路或分層元素?！胺枴币辉~通常用于描述原理圖中的實例。實例是通過引腳和網絡來互連的。引腳是一組端口，您可以通過這些端口將實例與網絡連接在一起。您可以使用基元實例來描述平面化為最低級結構的設計。

例化
是一種放置符號的操作，該符號表示設計或網表中的基元或宏。

系統內編程
在復雜的可編程邏輯器件焊接或插接到用戶系統之后，對其進行編程（定制）的方法。

知識產權
可在可編程邏輯中實現的一種功能或算法，具有定義的接口（輸入、輸出和控制），而且基于該接口具有確定性的表現。IP 可作為源代碼或加密網表進行交付。在半導體設計行業中，IP 是指預定義的功能，如處理器或總線接口,通常已從軟件開發者那里獲得許可。 您可以直接在芯片，如固定邏輯或可編程邏輯器件中實現IP核，可以在產品開發過程中節省芯片設計人員的設計時間。 內核的同義詞。

交互
交互描述的是一種流程或工具，它需要與用戶進行交互才能執行或完成其任務目標。

互聯
在可編程邏輯中，用于連接存儲器元件的芯片可創建邏輯電路。

互連線路
網絡的任何部分。

接口程序
用于將設計文件轉換為 Xilinx 格式文件、實現文件或仿真文件的任意 Xilinx 程序。

內部緩沖器
測試平臺波形編輯器用于保存圖形信息而使用的存儲器。此區域有別于測試平臺波形編輯器中的剪切板和副本圖形對象。

I/O 端口
I/O 端口是分配至物理封裝引腳的用戶 I/O。每個 I/O 信號都可定義為一個端口。

IOB
查看?。

IOC
在完成時中斷

IOP
I/O 外設

IOPB
指令端片上外設總線

IOSTANDARD
一種基本映射約束和綜合約束。您可以使用 IOSTANDARD 將 I/O 標準分配至 I/O 基元。帶有 IOSTANDARD 的所有組件都必須遵守 Select I/O 技術組件所遵循的布局規則（庫規則）。

IOU
輸入/輸出單元

IP
查看?.

IPG
封包間隙

IPIC
IP 互連。

IPIER
IP 使能寄存器

IPIF
IP 接口

IPIR
IP 中斷寄存器

IPISR
IP 狀態寄存器

IPR
中斷掛起寄存器

IRQ
中斷請求

ISA
指令集架構。ISA 用于描述如何為編程人員顯示處理器的各部分內容（包括指令集、寄存器、中斷、異常和地址）。

ISC
中斷源控制器

ISE?
集成軟件環境

ISE 文本編輯器
是 Xilinx 軟件，您可以使用它來創建、查看和編輯文本文件，如 ASCII、UCF、VHDL、Verilog 和 Tcl 文件。

ISERDES
輸入并串行轉換器另請參見：。

ISim
ISE 仿真器軟件

ISO
國際標準組織

同步數據傳輸
一種具有時效性的數據傳輸，如視頻等。它依賴于有保證的時延和帶寬。

ISR
中斷狀態寄存器

ISS
指令集仿真器

迭代設計
使用指導文件將更改的邏輯添加到已經過時序驗證的設計中。它將使用指導文件中的 FPGA 資源來實現尚未更改的邏輯，從而可確保這些路徑上的時序保持一致。對于已更改的邏輯，它將使用通用的映射、布局和路由過程來實施。

ITM
儀器跟蹤模塊（CoreSight 子模塊）。應用于 Zynq-7000 All Programmable SoC。

IUS
精銳型統一仿真器
??

J

JEDEC
電子裝置工程聯合委員會。將器件位圖信息下載到器件編程器所使用的 CPLD 文件格式。

JESD
JEDEC 標準

JTAG
聯合測試行動組、IEEE 1149.1 標準測試訪問端口和邊界掃描架構
??

K

卡諾圖
是函數乘積的和的二進制表示方法。卡諾圖是一種真值表類型，您可以通過該表獲得定義了函數的簡化方程。這類方程的簡化稱為極小化。

KHz
Kilohertz

KSPS
每秒一千個采樣
??

L

L/T
長度類型

標簽
貼在總線、引腳、網絡或組件上用于標識該物體的文字。

LAN
局域網

鎖存器
兩個輸入 D 和 L 提供的兩態緩沖器。當 L 輸入處于低電平時，鎖存器將作為透明輸入來執行；在本例中，鎖存器將作為緩沖器，并輸出 D 輸入的值。當 L 輸入處于高電平時，鎖存器將忽略 D 輸入值。

鎖存輸入
捕獲異步輸入的輸入。

LBUS
本地總線

LCA
邏輯單元陣列

LCA file
FPGA 實現文件。

LCRC
Link CRC

LDMOS
橫向擴散金屬氧化硅（場效應晶體管）

LDT
查看?

引線/焊球涂層
引線框架封裝上和 BGA 封裝所用焊球的鍍鉛材料成分。此外，倒裝片封裝中焊球材料的用料也應在適當情況下予以報告說明。

Pb = Lead

Sn = Tin

Ag = Silver

化學品符號前面的數字代表所用材料的成分百分比。
位準敏感掃瞄設計
LSSD. 是一種掃描路徑技術，系統將鎖存器用作雙穩態以及兩個或多個獨立的可控（兩相無重疊）時鐘。系統設計還必須是電平敏感的設計：時鐘升降次數不應該影響正確的操作，并且鎖存器必須是安全的.

位準敏感掃瞄設計
LSSD. 是一種掃描路徑技術，系統將鎖存器用作雙穩態以及兩個或多個獨立的可控（兩相無重疊）時鐘。系統設計還必須是電平敏感的設計：時鐘升降次數不應該影響正確的操作，并且鎖存器必須是安全的.

LF
局部故障

LFI
局部故障指示器

LFP 文件
由 PACE 創建的邏輯布局規劃文件，用來存儲分組和顏色設置。您不能編輯此文件。如果有一個文件與 UCF 文件位于同一目錄中，則 PACE 會自動讀取此文件。

LFSR
線性回饋移位寄存器。是通過異或門電路（標準格式）將某些階段與第一個元件的輸入相連的移位寄存器，或是將最后一個階段與寄存器（模塊化格式）的第一個和中間階段的輸入上的異或門電路相連的移位寄存器。

Libgen
Xilinx? Platform Studio (XPS) 技術的庫生成器子組件。

庫
是一組宏，如加法器、緩沖器和觸發器，它們是 Xilinx? 接口的一部分。

LibXil 標準 C 庫
Xilinx 嵌入式開發套件 (EDK) 庫和器件驅動程序提供了標準的 C 庫函數以及訪問外設的函數。 Libgen 會自動為每個基于微處理器軟件規范 (MSS) 文件的項目配置 EDK 庫。

閃電數據傳輸
閃電數據傳輸 (LDT) 是芯片間的互聯方式，每個八線鏈路帶寬最低為 6.4Gb/秒，并可支持多達 32 個鏈路。

.ll 文件
邏輯分配文件，表示存儲元件（如鎖存器、觸發器和 IOB 輸入和輸出）的比特流位置。硬件調試器將使用此文件來定位讀回比特流中的信號值。

LLC
邏輯鏈路控制

LLDP
鏈路層發現協議

LMB
本地存儲器總線低延遲同步總線，主要用于訪問片上 block RAM。 MicroBlaze? 處理器包含了數據和指令 LMB。

LMFC
本地多幀時鐘

LO
本地震蕩器

加載
輸入端口。

加載方向
數據存儲在 PROM 中的方向。 在上行方向中，數據是按升序存儲的。在下行方向中，數據是按降序存儲的。

LOC
查看?

鎖定
PCF 文件中的鎖定約束，用于鎖定組件。鎖定路由約束是指當前的路由是無法更改或取消的。鎖定布局約束是指已放置的組件是無法取消放置、移動或刪除的。

LOF
幀丟失

邏輯
大部分數字電子系統中具有三個主要的 IC 類別：微處理器、存儲器和邏輯，邏輯是其中一個類別。 您可以在需要更高速率（比微處理器提供的速率高）的數據管理和控制功能中使用邏輯。

邏輯分配文件
用于探測的文件，它的擴展名為 .ll。 此文件提供了 RAM、I/O、鎖存器和觸發器值的位位置。

邏輯元件
用于定義設計邏輯的構建模塊。這些元件通常為基元（如觸發器、與門電路等元件）或宏（基元的高級組合）.

邏輯圖標
是邏輯資源的圖形表示，如觸發器、緩沖器或寄存器。

邏輯優化
是減少使用面積或提高設計速度的一種過程。

邏輯綜合
是從高級邏輯抽象（通常為 Verilog 或 VHDL）開始，并使用包含基元的庫自動創建較低級邏輯抽象的過程。

邏輯約束
邏輯約束是在映射或擬合之前連接到設計元件的約束。

長線路
用于連接主全局網絡或任何次全局網絡的長線路。長線路會使用具有最小延遲和歪斜的芯片長度或寬度來傳遞信號。

超前進位
是一種技術，用于減少并行加法器中的進位傳遞延遲。所有進位都是同時添加的。

查看表 (LUT)
查看表 (LUT) 用于在 CLB 中實現函數生成器。系統將為每個函數生成器（共兩個）提供四個獨立的輸入（F1-F4 和 G1-G4）。這些函數生成器可以為四個輸入實現任何隨機定義的布爾函數。H 函數生成器可以為四個輸入實現任何布爾函數. 當與一個或多個觸發器結合時，可構成 FPGA 中最基本的存儲器可編程邏輯元件。

LOS
信號丟失

低邏輯電平
二進制邏輯中有兩個邏輯電平：高 (1) 與低 (0)。低狀態代表兩個電壓中的低電壓，一般為 0V。

低歪斜資源
某些器件上的輔助路由資源，它們將提供高扇出和低歪斜的信號路由。這些資源要比全局路由資源 (BUFG) 更靈活，因為它們可以傳送任何信號，而不僅是時鐘信號。

LPDDR
低功耗雙倍數據速率

LSB
最低有效位/最低有效字節

LSSD
查看?

LTE
長期演進

LTSSM
鏈路調訓和狀態狀態機

LUT
查看?.

LVDS
低壓差分信號。時序分析路徑，即同步元件或管腳數據輸入的匯聚節點或停止點。

LVTTL
低壓晶體管-晶體管邏輯
??

M

MAC
媒體訪問控制器.

MAC
累加運算數字信號處理系統中運算性能的測量。FPGA 能達到最高的 DSP 性能，每秒計算 5000 億次 MAC。

宏
由網絡、基元、觸發器或鎖存器構成的組件，它用于實現高級函數，如加法器、減法器和除法器。軟宏和關聯布局宏 (RPM) 都是宏的類型。

宏單元
是 CPLD 邏輯單元，它僅由門電路組成。宏單元可以實現組合型和寄存型方程。

數量比較器
是一種組件，其功能是進行數量多少的比較。

主窗口
顯示窗口時所在的背景。

映射
將設計邏輯元素分配至在器件實際實現邏輯函數的特定硬件元素的過程。

掩碼編程門陣列
在 IC 制造過程中編程的可定制器件。

主從觸發器
依次激活的兩個觸發器，旨在避免出現亞穩態情況。

材料數據申報說明
Xilinx 所使用的 MDDS 模板基于電子工業協會 (EIA) 于 2003 年 9 月 19 日發布的 A 級和 B 級材料《材料成分申報指南》。根據 EIA 要求，“A級”清單包含符合現行法規規定的材料與物質：

禁止其使用和/或市場營銷

限制其使用和/或市場營銷

要求根據其它法規影響提供報告與結果

根據 EIA 要求，“B級”清單包含行業已決定公布的相關材料及物質，因為其符合下列一項或多項標準：

可為使用周期結束管理帶來經濟價值的重要材料／物質

可對環境、健康或安全產生重大積極影響的材料／物質

會引發有害廢物管理要求的材料／物質

可對使用周期結束管理產生負面影響的材料／物質

查看 EIA 標準，了解更多信息。
最強編碼
最強編碼是一種狀態機編碼類型，它使用最少量的寄存器進行狀態機編碼。每個寄存器都會發揮其最大的功能性。

MB
兆字節

Mbps, Mb/s
每秒兆比特

MCA
主完成中斷

MCH
多播信道

MCS-86
MCS-86 是 Xilinx? 工具支持的 Intel PROM 格式。 其最大地址為 1 048 576。 此格式支持高達 (8 x 1 048 576) = 8 388 608 個位的 PROM 文件。

MDC
管理數據時鐘

MDD 文件
微處理器驅動程序描述文件。

MDDS
查看?

MDIO
管理數據輸入/輸出

MDM
微處理器調試模塊

存儲器單元
用于存儲數字信息的數千個寄存器集合。

菜單欄
位于主窗口的頂部，用于訪問各個菜單的區域。

MEP
主錯誤毒藥

亞穩態
亞穩態是指在下一個輸入之前觸發器狀態更改時發生的未知狀態。要防止該問題的發生，請使用主從觸發器或設計一個執行觸發器，以便它可以對時鐘邊緣的一個邊緣（正極或負極）作出響應的觸發器。

MFS
LibXil 存儲器文件系統。MFS 提供了使用文件句柄來管理程序存儲器的用戶功能。

MGT
千兆位級收發器

MHS 文件
微處理器硬件規范文件。MHS 文件用于定義嵌入式處理器系統（包括總線、外設、處理器、連接功能和地址空間）的配置。

MHz
兆赫

移植

設計從一個器件轉換到另一個器件的過程。該器件可能是或可能不是同一系列產品。

設計數據文件從舊版的 Xilinx? 開發系統轉換到更新版本系統的過程。

MII
媒體獨立接口

MIMO
多輸入多輸出

極小化
使邏輯函數簡化為具有最少乘積項的乘積和表達式的過程。

MIO
多用途 I/O

MISO
主輸入從輸出

混合模式設計
由原理圖模塊和行為模塊組成的設計。

MLD
微處理器庫定義文件

MM2S
存儲器映射到數據流

MMCM
混合模式時鐘管理器 (MMCM)

MMD
MDIO 管理器件

MMU
存儲器管理單元

模型注冊表
是一個列表，可能包含原理圖、電子設計數據模型 (EDDM) 單一對象和符號，它將確定可以使用哪些模型來描述組件。

MODF
模式故障錯誤

模塊

任何模塊或符號。

使用輸入和輸出來定義約束的約束設計元件。該模塊將基于輸入值來表示輸出的邏輯函數。

模塊化模塊或基元，它是基本的庫元素或構建模塊。所有設計最終都必須通過實現工具分化至基元級別，以便表示所實現的硬件設計。

MOSI
串行數據輸出信號線

MP
記憶多項式

MPD 文件
微處理器外設定義文件。MPD 文件包含了外設的所有可用端口和硬件參數。

MPLB
主處理器本地總線

MPMC
多端口存儲器控制器

MPS
最大負載大小

MPU
微處理器單元

MRL
存儲器讀取行

MSDPD
混合信號數字預失真

MSE
主 SLVERR。 另請參見：。

MSI
消息信號中斷

MSK
最小頻移鍵控

MSPS
每秒一千個采樣

MSR
模式選擇寄存器

MSS 文件
微處理器軟件規范文件。

MTU
最大傳輸單元

多周期路徑
兩個寄存器之間的路徑，它在時序上要求是多個寄存器時鐘周期。

多路復用器
可編程的路由控制。此組件會從一系列線路中選擇一個輸入線路作為輸出。

MUR
主機不支持的請求。另請參見：。

MWI
存儲器寫入無效
??

N

NAK
未公認

NCD
本地電路描述

NCF 文件
網表約束文件

NCO
數控振蕩器

ND
新數據

NDA
非公開協議

網絡

兩個或多個符號實例引腳間的邏輯連接。在布線后，抽象的網絡概念將轉換為物理連接（稱為線路）。

組件或網絡之間的電氣連接。它還可以是來自單個組件的連接。它與線路或信號相同。

網絡名稱
用于標識網絡的名稱。

網表
電路連接的文本描述。它基本上是連接器列表、實例列表，并且對于每個實例來說，它是連接至實例終端的信號列表。此外，網表還包含屬性信息。

網絡
是邏輯元件和線路（網絡或連接）的集合，用于定義它們互連的方式。

NGC 文件
本地通用電路（NGC ）文件是一種網表文件，它包含了邏輯設計數據和約束。此文件會替代電子數據交換格式 (EDIF) 和網表約束文件 (NCF) 等文件。

NGD
本地通用數據庫文件，用于描述簡化為 Xilinx? 基元的邏輯設計。

NGD2EDIF
根據 Xilinx? 基元集將設計轉換成 EDIF 2 0 0 網表的程序。您可以使用它執行路由前和路由后設計仿真。

NGDBuild
該款 Xilinx 程序可執行轉換全部 EDIF 或 NGC 格式設計網表需要的所有步驟，然后在單個合并 NGD 文件中寫入描述邏輯設計的結果。

NGM
MAP 生成的設計文件，它包含了有關邏輯設計以及邏輯設計如何與物理設計對應的信息。

NGO 文件
Xilinx 專用格式的二進制文件，它包含了有關設計的原始組件和分層結構的邏輯描述。

節點
在整個設計分層結構中通過符號上的引腳連接的網絡結點。

NPI
本地端口接口

NRE
不循環工程在固定邏輯芯片設計領域，指的是客戶在設計芯片時產生的一次性前期成本。包括軟件工具、工程設計時間、設計驗證、掩模組以及原型。在可編程邏輯領域，通常指的是將 PLD 設計轉換為固定邏輯設計來降低成本的相關開支。

時鐘周期數
在同步模式調試期間，快照之間應用的時鐘數量。該值將顯示在水平軸上的快照數字之間。
??

O

OBSAI
開放式基站架構創始組織

OCM
片上存儲器

ODELAY
輸出邏輯延遲

偏移
用于定義外部時鐘與其相關的數據輸入或數據輸出引腳之間的時序關系。

獨熱碼
是一種編碼類型，即一個狀態寄存器僅表示一種狀態。一次只能有一個觸發器處于活動或熱編碼狀態。位位置可表示該值。例如，在狀態機語言中，可以為其自己的存儲寄存器（觸發器）分配每一種狀態，但一次只能有一種狀態處于激活狀態。

一對一邏輯
在 Xilinx FPGA 器件中，一對一邏輯是設計輸入階段指定的邏輯與器件中實現的邏輯之間的準確對應。例如，如果您在設計中繪制了三個逆變器，那么在已編程的器件中將具有三個對應的逆變器。這種對應關系可以非常直觀地顯示時序延遲的逆向注解，并確保您的原始設計與已完成的器件之間不會產生差別。

ONFI
開放式 NAND 閃存接口

OOR
范圍以外

OPB
片上外設總線

開盒方法
開盒方法就是以交互方式使用 Xilinx? 設計系統 (XDS) 來執行實現流程的方法。它在傳統意義上被稱為“手動流程”。

優化
減少使用面積或提高設計速度的過程。

優化器
用于執行邏輯優化的程序。

選項
修改程序運行方式的特性。選項通常由用戶來設置。

振蕩器
可用作時鐘的雙穩態電路。雙穩態為 0 和 1。

OSD
在屏顯示技術

OSERDES
輸出串行器/解串器。另請參見：。

OSI
開放式系統互連

OT
超溫

OTG
(USB) On-the-Go

輸出延遲
使用輸出來確定其他邏輯輸入，并且通過其他邏輯輸入來正確識別輸出所允許使用的最大時間。

溢出
是值無法用指定的位數來表示的一種現象。它是一種可轉換為錯誤或被忽略的信號。在設計中，可以將此錯誤解釋為一種信號。同時也被定義為當輸入數據超過輸入緩沖器存儲容量時所出現的情況。

OVI
開放式 Verilog 國際組織。這是一個非盈利組織，旨在推動、維護和支持 Verilog HDL 在全球范圍內的使用。OVI 為 Verilog HDL 提供了 IEEE 1364 標準支持。
??

P

P1dB
1dB 圧縮點

PA
功率放大器

PACE
管腳區域約束編輯器。 是一個 GUI 工具，用于定義合法引腳分配并創建正確大小的區域約束。

封裝
芯片（如 PG84、VQ100 和 PC48）的物理封裝。

封裝標識
所列材料與封裝有關。關聯信息到特定器件部件號，指的是部件號的封裝標識部分。如： XC3S200-4TQ144C. 粗體、下劃線部分代表封裝標識。如果是無鉛封裝，封裝標識會添加一個附加“G”。例如，TQ144（標準）應為 TQG144（無鉛）。

封裝引腳
封裝引腳是為其分配 I/O 端口的封裝的物理引腳。封裝引腳將按組分配到 I/O 庫中。有關封裝引腳和 I/O 庫的更多信息，請參考器件規范。

數據包
在 PCI EXPRESS? 鏈路中傳輸的數據單元。3 個分組類型：TLPs、 DLLPs 和 PLPs。

管腳
集成電路上的物理連接管腳。芯片上的所有信號都必須通過管腳傳入和傳出。管腳將按順序連接至封裝引腳，以便信號可以傳入到集成電路封裝中或從其傳出.

管腳到管腳路徑 (P2P)
是從芯片輸入開始直至到達芯片輸出的路徑。管腳到管腳路徑時間是數據進入芯片，然后通過邏輯和路由，并離開芯片所需的最大時間。該路徑將不受任何時鐘信號的控制或影響.

管腳到設置路徑 (P2S)
是從芯片輸入開始直至到達觸發器、鎖存器或 RAM 輸入的路徑，其中為控制信號提供了設置時間。管腳到設置路徑時間是數據進入芯片，然后通過邏輯和路由，并在時鐘或控制信號到達之前到達輸出所需的最大時間。

PAL
查看?.

PAO 文件
外設分析有序文件。PAO 文件用于定義綜合和仿真所需的硬件描述語言 (HDL) 文件的有序列表。

PAR

峰均比

查看布局布線

并行加法器
是同時添加多個位的一種加法器實現。將并行加法器的各個進位連接起來，從而可同時生成總和。

并行電纜 III
電纜總成，它包含了用于保護您的 PC 并行端口的緩沖器和一系列連接到您的目標系統的頭。

PARTGen
是一個命令，它會根據您選擇的選項來顯示有關已安裝的 Xilinx 器件和系列的各種信息。

分區

跨多個器件來分隔單個設計的過程。

是集成的最高級別（涉及密度）。

路徑
是一系列連接的網絡和邏輯元件。路徑具有起點和終點，它們會因路徑類型而有所不同。

路徑延遲
信號通過路徑傳遞所花費的時間。

PBCH
物理廣播信道

PBD 文件
處理器框圖文件

PCB
印刷電路板

PCC
預測命令控制器

PCF 文件
物理約束文件此文件包含映射后從邏輯約束中獲得的物理約束。同時，FPGA Editor 中的任何約束更改也會寫入到 PCF 中。

PCFICH
物理控制格式指示符信道

PCH
尋呼信道

PCI
外設組件互連

PCIBAR
外設組件互連基址寄存器

PCS
物理編碼子層

PDA
并行分布式算術

PDCCH
物理下行鏈路控制信道

PDF
可移植文檔格式

PDSCH
物理下行鏈路共享信道

周期
時鐘周期規范會檢查時鐘域中的所有同步元件之間的時序，而這些元件已在目標元件組中進行了定義。如果時鐘被定義為一個或另一個時鐘域的函數，則該組可能包含通過兩個時鐘域的路徑。周期規范會隨時鐘網一起提供。

PERR
奇偶校驗誤差

PHICH
物理 HARQ 指示符信道

PHY
物理端接口

PHYAD
物理地址

物理模塊 (Pblock)
Pblock 是在布局規劃期間在 PlanAhead? 軟件中定義的模塊。從傳統意義而言，您可以為 Pblock 分配一個邏輯實例或一組邏輯實例。 Pblock 可以使用區域（如 FPGA 器件上定義的矩形）來約束邏輯。放置在 Pblock 中的網表邏輯將會接收適用于 ISE 軟件的 AREA_GROUP 約束。Pblocks 可以被指定為特定的 RANGE 類型，從而僅包含各種邏輯類型（如 SLICE、RAM/MULT 和 DSP）。 您可以使用多個矩形來定義 Pblock，從而創建非矩形形狀，如“L”形和“T”形。

物理約束
連接到物理設計（也就是執行映射后的設計）中的設計元件的約束。這些約束將在映射期間創建的物理約束文件 (PCF) 中定義。

物理層
PCI EXPRESS? 架構中的最低三層。

PID
USB 包的數據包標識符字段

PIM
物理實現模塊。在模塊化設計中使用的這一術語是指已完成設計并準備合并到頂級設計中的單個模塊。

引腳
符號引腳或封裝引腳。封裝引腳是集成電路封裝上的物理連接器，它會將信號從集成電路中傳入和傳出。符號引腳也稱為實例引腳，它是實例到網絡的連接點。

引腳回饋
引腳回饋會指定相關信號是來自實際的器件引腳，而不是來自通用互連矩陣 (UIM)。

PIN2UCF
是 Xilinx 程序，通過讀取為 FPGA 放置的 NCD 文件或為 CPLD 放置的 GYD 文件，以在 UCF 文件中生成引腳鎖定約束。PIN2UCF 會將其輸出寫入到現有的 UCF 文件中。如果沒有 UCF 文件，PIN2UCF 會創建一個新文件。

PIP
參見?。

PL
Zynq-7000 All Programmable SoC 中的可編程邏輯。相當于 7 系列器件中的 FPGA

PLA
可編程邏輯矩陣

布局布線
布局布線 (PAR) 是一款用于對 FPGA 設計進行布局布線的程序。此過程稱為設計實現。布局布線使用后端實現軟件工具，是連接 FPGA 中各種存儲器元件的工藝，可創建定制邏輯電路。

布局器
是一種工具，可以將您的設計中的邏輯映射到目標 FPGA 中的特定位置。

布局器力度
是用戶控制的參數，用于平衡運行時與布局效率的關系。

放置
為設計邏輯分配物理器件單元位置的過程。

平臺
Xilinx 將平臺定義為包含一系列技術的概括性術語，并作為設計生態系統的一部分進行編譯并提供給客戶。查看:?.

Platgen
Xilinx? Platform Studio (XPS) 技術的硬件平臺生成器子組件。

PLB
處理器本地總線

PLD
可編程邏輯器件集成電路由兩類門陣列組成：與陣列和或陣列，它們可以提供乘積和的算術表示。PLD 包含了三種不同的芯片類型：PROM、PAL 和 PLA。 最靈活的器件是 PLA（可編程邏輯陣列），在該器件中與門電路陣列和或門電路陣列都是可編程的。但在 PROM 器件中，僅或門電路陣列是可編程的。而在 PAL 器件中，僅與門電路陣列是可編程的。PLD 編程是通過燒斷必須中斷連接的路徑上的熔絲來完成的。FPGA 和 CPLD 均屬于 PLD 類別。

PLL
鎖相環

PLP
分組層協議

PLUSASM
是 Xilinx 專用的布爾方程語言，用于表達映射到 Xilinx CPLD 的行為設計。

PMA
物理媒體附屬裝置

PMCH
實體組播通道

PMD
物理媒體相關子層

端口
連接分層邊界上的信號的邏輯連接器。端口位置是指 IC 上的封裝引腳。

POS-PHY4
同 PL4. 13.3 Gb/秒并行鏈路層至物理層接口適用于通過 SONET 傳輸的數據包和單元，可充分滿足 OC-192c 和 10 Gb/秒以太網應用的需求。POS-PHY4 是 16 位點對點互聯，采用雙倍數據速率時鐘，可提供每位 832 Mb/秒的信號發送。

綜合后仿真
這種仿真通常是將 HDL 代碼擴展到門電路后才完成的。綜合后仿真類似于行為仿真，因為會檢查設計行為。兩者的不同之處在于，在綜合后仿真中，會檢查綜合工具的結果。如果綜合后仿真和行為仿真相一致，則 HDL 仿真工具會正確解釋 HDL 代碼。

PRBS
偽隨機二進制序列

PCIe 請求控制寄存器

PRIDR
PCIe 請求 ID 寄存器

基元
Xilinx 庫中最簡單的設計元件?；恰霸印奔壍脑O計元件，您可以合并這些基元來創建宏。簡單的緩沖器、BUF、具有時鐘使能和清除功能的 D 觸發器和 FDCE 都是 Xilinx 基元實例。

探測
是檢查器件狀態的過程。

進程
并發運行的邏輯塊。
硬件和軟件編程的不同之處在于，硬件編程是一種并發進程，而軟件編程是一種線性進程。
工藝技術
是將空白硅片轉換為含有數百個甚至上千個芯片的制成硅片。在最終使用這些芯片之前，它們會經過測試，并組裝成塑料或陶瓷封裝。

產品質量
產品質量代表產品平均重量（單位克）。封裝重量會因封裝中采用的晶片不同而有細微差異。

乘積和
乘積和的補碼。特別是，輸入組合等于 0 的函數輸出。

乘積項
CPLD 中的基本存儲器可編程邏輯元件。

乘積項層疊
是將包含四個乘積項的組從一個宏單元傳送到另一個宏單元，以增加可用乘積項數量的過程。

可編程矩陣邏輯
是由可編程與矩陣組成的可編程邏輯器件，該矩陣的輸出會驅動固定的或門電路。這是一種最早的、在邏輯密度上形式最簡單的可編程邏輯。PAL 可輕松實現小型函數（最多 100 個門電路），并且運行速度非?？?，但它們實現大型函數時效率卻很低。

可編程互聯點
是一種電路，它提供了用于將 IOB 和 CLB 輸入和輸出連接至邏輯網絡的路由路徑。PIP 是由 CMOS 晶體管組成的，您可以打開和關閉它來激活 PIP。

編程器
是用于對 FPGA/CPLD 器件本身進行編程的硬件盒及其相關的軟件，或用于存儲編程數據的存儲器器件。

編程
是在 FPGA 中配置可編程互連的過程。

項目導航器
是 ISE 的主窗口。您可以通過項目導航器軟件訪問 ISE Design Suite 中的所有 GUI 設計工具。

PROM
可編程只讀存儲器。

PROM 文件
組成一個或多個數據流的一個或多個 BIT 文件（比特流）。該文件可使用以下任意一個業界標準格式進行格式化：Intel MCS86 HEX、Tektronics TEKHEX 或 Motorola EXORmacs。 PROM 文件包含了用于指定比特流長度的頭，以及配置 FPGA 所需的所有成幀和控制信息。您可以使用它對一個或多個器件進行編程。

PROMGen
是將 BitGen 生成的配置比特流 (BIT) 文件格式化為 PROM 格式文件的 Xilinx 程序。PROM 文件包含適用于 FPGA 的配置數據。

傳遞
是信號從設計的一個點傳輸到其他點的過程。約束傳遞是指所有適用于設計中的特定約束的設計元件和網絡。

原型設計

新器件的第一個完整功能模型。

是在生成最終版芯片之前使用的模型。

PS
處理系統Zynq-7000 All Programmable SoC 的全新處理器部分。

PSC
并串移位寄存器

偽邏輯
是臨時插入到設計中以便確定連接邏輯在模塊中的相對位置的邏輯。在執行模塊化設計時將使用偽邏輯。

PSF
平臺規范格式。是驅動 Xilinx? 嵌入式開發套件 (EDK) 工具的一系列數據文件的規范。

PSK
相移鍵控

PSR
PCIe 狀態寄存器

PTM
程序跟蹤宏單元（調試/跟蹤子模塊）

PTP
精確定時協議

下拉電阻器
是用于降低器件輸出阻抗的器件或電路。通常是使器件或電路輸出電壓處于或低于系統中的下一個數字器件的零輸入電平狀態的電阻網絡。

上拉電阻器
是使器件的輸出電壓處于高電平的器件或方法。通常是連接到正極電源的電阻網絡。

PWM
脈沖寬度調制
??

Q

Q
正交

QAM
正交幅度調制

QM
正交調制器

QMC
正交調制器校正

QW、QWORD
四倍長字。八字節。
??

R

R/W
讀/寫

R/WC
讀/寫清除

RAC
讀取地址信道控制器

競爭檢查
是將數據從源寄存器傳遞到目標寄存器所用的時間與驅動每個寄存器的時鐘線的歪斜量之間的比較分析。如果時鐘歪斜大于傳遞時間與保留時間之和，則存在競爭情況。

基數
通常為二進制、八進制、十進制或十六進制基數，在波形查看器中會使用這些基數來顯示波形。

RAM
隨機讀取存儲器。讀寫存儲器，其訪問時間不依賴于數據的物理位置。

基于 RAM 的 FPGA
是其配置數據將編程到隨機讀取存儲器中的 FPGA。您可以對這些器件進行重新編程。

RapidIO
一款適用于嵌入式系統的新一代交換結構互聯架構，同時針對高帶寬與低時延進行了優化。在 250 MHz 及更高時鐘速率下，最初的實現方案有望超過 1.0 Gb/秒的吞吐量。應用將包括網絡、多媒體、存儲以及信號處理領域中的嵌入式系統。

rat's nest
是一種由線條組成的圖示，用于表示在 Floorplanner 窗口中放置的邏輯之間的連接。

RBT 文件
原始 BIT 格式文件。ASCII 版本的 BIT 文件。

RC
根聯合體

RCB
讀取完成邊界

RC/EP
根聯合體/錯誤毒藥

RDC
讀數據信道控制器

RE
無線電設備

讀回
是將下載到 FPGA 器件上的邏輯讀回到源的過程。目前提供了兩種讀回方式。

邏輯讀回通常伴有比較檢查，會驗證是否下載了完整的設計。

狀態讀回存儲在器件存儲器元件中，以確保器件能按預期那樣運行。

可重配置計算
一種在系統設計中使用可編程邏輯器件的方法，可修改基于硬件的邏輯執行各種任務。眾多優勢包括使用更少的組件、更低的功耗，并可帶來高度的靈活性。此外，還可對現場聯網設備進行遠程升級或維修。

REGAD
寄存器地址

寄存器
用于存儲位（1 和 0）的數字電路。

關聯布局宏
表示任何一種“軟宏”，它包含了一個或多個用于指定相對布局的 RLOC 約束。它就像“確保這兩個觸發器放置在同一個 slice 中”那樣簡單，它是每個 LUT、MUX 和觸發器關聯布局的成熟規范。

相對最小延遲
相對的最小延遲。在指定的操作條件（溫度和電壓）下操作的最小延遲值。

電阻

是一種基于導體材料、大小和溫度的屬性，它將確定電位在指定的壓差下所產生的電流量。材料電流阻抗，會以熱能的方式消耗功率。

網絡上的輸出引腳驅動。

資源圖形
是對目標 FPGA 布局規劃窗口中的元件的圖形表示，如 CLB 和 IOB 中的函數生成器、寄存器和三態緩沖器。

RF
讀取 FIFO 寄存器

RFI
寄存器文件接口

RFI
遠程故障指示器

RFO
讀取 FIFO 占用寄存器

RGB
紅綠藍

RGMII
簡化的千兆位媒體獨立接口

波紋計數器
用于增強觸發器功能的一系列連接。波紋計數器也稱為異步計數器。

RMS
均方根

RO
只讀

RoHS 合規性
Xilinx 將 RoHS 定義為均值產品，符合當前面向所有六種物質的 RoHS 要求，其中包括鉛在均質材料中重量不超過 0.1% 的要求。在設計需要高溫焊接時，Xilinx 無鉛產品／RoHS 產品適用于特定的無鉛工藝。

ROM
只讀存儲器。靜態存儲器結構，它會無限期保留狀態，即使電源關閉也如此。它可以是函數生成器的一部分。

布線器
是用于連接所有相應的引腳來創建設計網絡的實用程序。

布線努力度
布線器努力度是指用于平衡運行時與路由效率的用戶控制參數。

路由
路由是為互連了邏輯單元的 FPGA 中的物理線段分配邏輯網絡的過程。

布線層
布線層是用于互連的導電層。

RPM
關聯布局宏 (RPM) 用于定義構成其邏輯的基元的空間關系。它是一個不可分隔的邏輯元件模塊，將作為設計中的一個單元來放置。

RRU
遠程射頻單元

RS
調和子層

RTC
實時時鐘

RTL

電阻器電晶體邏輯

寄存器傳輸層

RTL 查看器
是 Xilinx 軟件，您可以通過它查看通用符號（與目標 Xilinx 器件無關）的預優化設計的原理圖表示，如加法器、乘法器、計數器、與門電路和或門電路的原理圖表示。

RTR
遠程傳輸請求

RTT
往返時間

運行
一種綜合或實現嘗試。每一次運行都與特定的策略有關。您可以使用多個處理器同時啟動多個運行，或按順序執行這些運行。這些運行是按順序排列的，其狀態會顯示在 PlanAhead? 軟件中。

RW?
讀/寫

RWC
讀/寫清除

RX, rx
接收器

RXAUI
更少引腳的擴展附加單元接口

RXEOF
幀接收結束

RXSOF
幀接收開始
??

S

S2MM
流到存儲器的映射

SA
源地址

SBO
從 BAR 溢出

SCA
從完成終止

可擴展優化架構
說明所有 7 系列 FPGA 器件系列，無論是低端器件還是超高端器件，都是采用相同的邏輯、存儲器、DSP 和時鐘等核心構建模塊構建。

掃描測試
同步測試 CLB 和 IOB 模塊的過程。

原理圖和符號編輯器
是 Xilinx 軟件，您可以通過它為原理圖設計輸入創建、查看和編輯原理圖和符號。

SCK
串行時鐘

腳本
是一系列命令，用于自動執行復雜的操作（如設計流程中的步驟）。

SCT
從完成超時

SCU
Zynq-7000 All Programmable SoC 中的嗅探控制單元

SD/SDIO
SD/SDIO 存儲器器件主機控制器

SDA
串行分布式算術

SDF
查看?

SDI
SAP 缺陷指示器

SDK
軟件開發套件

SDMA
軟直接存儲器訪問

SDR
單一數據速率

SD/SDIO
SD/SDIO 存儲器器件主機控制器

種子
是一個隨機數字，用于確定單元在設計中的放置順序。

種子布局
種子初始布局的操作。

SelectMAP 模式
是一種配置模式，它會為可用于配置和讀回操作的配置邏輯提供 8、16 和 32 位雙向數據總線接口。

SelectRAM
是指通過查看表構建的片上 RAM，它可以具有雙端口或單端口。SelectRAM? 存儲適用于基于 LUT 的分布式 RAM 和 block RAM。

SEP
從錯誤毒藥

SERDES
串行器/解串器。另請參見：.

SERR
系統錯誤

置位/復位
此操作可以通過異步置位/復位屬性來完成。此功能還可以通過全局重置 STARTUP 基元來實現。

建立時間
在數據輸入到達時鐘器件觸發邊緣之前趨于穩定所需的時間。

SEU
單粒子翻轉

SF
儲存和轉發

SFD
幀首定界符

SFP
小型可插件

SG
分散收集

SGMII
串行千兆位媒體獨立接口

移位寄存器
是一種寄存器，您可以以并行方式將數據載入到寄存器中，并從寄存器中移出該數據。它是指以串聯方式連接的觸發器鏈。

SIB
從非法突發

SIE
串行接口引擎

信號
線路或網絡。

信號別名
是網絡名稱，用于指設計中的所有同等網絡。信號別名是指將總線名稱分配給更大總線中包含的較小總線或信號的過程。

信號綁定
將低級 XNF 文件中的網絡連接至高級 XNF 文件中的引腳的過程。

Simgen
是 Xilinx? Platform Studio (XPS) 技術的仿真生成器子組件。

仿真
用于驗證設計邏輯和時序的過程。

仿真網絡
提交給仿真器進行功能性和時序仿真的文件。

同時開關輸出
SSO 在地面或芯片內部的功率級發生的電壓高峰，這主要是由接地引腳、連線和地面金屬化的混合電感引起的電流變化。在多個輸出狀態同時發生改變時會經常出現這種問題。

單倍線
是在該線路交叉的每個開關矩陣上切換的線路。

站點
是 PlanAhead? 軟件使用平鋪網格方式表示的特定 FPGA 器件資源，您可以使用這些資源來實現設計網表。在進行網表實例布局時會為這些實例顯示和提供基元邏輯站點。這些站點具有不同的形狀和顏色，旨在區分對象的類型（如 RAM、MULT、CLB、DSP、PPC 和串行收發器 ）。您可以使用布局約束“LOC”將葉級邏輯分配至特定的 SLICE，或使用 LOC 和 BEL 約束將其分配至 SLICE 中的門電路。

站點布局約束 (LOC)
您可以將位置約束 (LOC) 分配至已為特定 SLICE 坐標分配了固定布局站點的葉級實例。這些約束不同于 BEL 約束，是因為它們不會將邏輯鎖定到 SLICE 中的特定邏輯門電路中。 分配 LOC 約束會導致 LOC 約束“固化”和應用到為該實例導出的 UCF 文件中。這些 LOC 會作為其各自分配站點中的矩形或站點中的邏輯函數符號顯示在“器件”視圖中，具體要取決于縮放級別。

SJW
同步跳寬度

歪斜
時鐘—信號延遲。

時序裕量
是約束與分析值之間的差異，其中負時序裕量表示錯誤條件。

轉換
輸出信號的轉換時間?？焖俎D換速率表示轉換時間縮短，而慢速轉換速率表示轉換時間變長。限制轉換速率可減少器件中的輸出開關激增。轉換速率可設置為 FAST 或 SLOW。

轉換速率
輸出電壓從高電平轉換到低電平或從低電平轉換到高電平的速度。轉換速率決定了晶體管的輸出狀態變化速度。

slice
slice 是 FPGA 的基本構建模塊，它包含 LUT 和寄存器。每個可配置邏輯模塊 (CLB) 都具有兩個 slice，盡管 slice 的具體內容可能會因器件系列不同而有所差異。目前提供了三種 Slice 類型：SLICEM、SLICEL 和 SLICEX.

SLL
超長線路

SLR
超級邏輯區域

SLVERR
AXI4 中的從錯誤狀態。 另請參見：。

SMC
靜態存儲器控制器

SMP
對稱多處理。一般來說，CPU 運行相同的操作系統映像并使用相同的資源。應用于 Zynq-7000 All Programmable SoC。

SoC
片上系統為完整系統承載必要硬件和電子電路（可編程邏輯、存儲器、處理、外設接口、時鐘和 IO）的芯片。

SOF
幀開始

軟宏
庫設計元素“宏”，是通過更簡單的庫元素（如通過觸發器和門電路構建的計數器）分層構建的?！败洝钡暮x就是指工具在其認為適合的情況下，可以隨意對這些宏來重映射、和布局布線。設計人員同樣可以構建帶有或不帶有 RLOC相對位置 約束的“軟”宏。工具可以在指定約束的邊界范圍內，隨意操作映射、布局和布線的過程。您可以使用 RLOC 來完全約束“軟”宏，在這種情況下所有的布局都被指定，而無需工具來確定這些布局，但由于其在設計采集中仍具有邏輯表示，因此它仍被視為“軟”宏。

SOP
數據包開始

源
驅動某一路徑的輸出引腳。源是輸入管腳和同步元件的輸出。您可以使用各種輸入文件格式來創建項目。您可以將 RTL 源文件導入為 Verilog 和 VHDL 格式，或將 IP 核模塊和綜合網表導入為 NGC 或 EDIF 格式來創建各個項目。這些文件被視為源文件。

速度
速度是網絡類型、CLB 密度、轉換矩陣和架構的一種功能。

速度文件
是 Xilinx 設計系統 (XDS) 的數據文件，它包含了定義器件可用的每個速度等級時序的信息。

SPEEDPRINT
是一個命令，它列出了器件某個速度等級的模塊延遲。此程序可用作數據手冊的補充內容，但不會替代它們。

SPI
串行外設接口

SPICR
串行外設接口控制寄存器

SPIDRR
串行外設接口數據接收寄存器

SPIDTR
串行外設接口數據傳輸寄存器

SPIE
串行外設接口中斷使能

SPISEL
串行外設接口從設備選擇線路

SPISR
串行外設接口狀態寄存器

SPISSR
串行外設接口從設備選擇寄存器

SPLB
從處理器本地總線

SR
狀態寄存器

SRAM
靜態隨機訪問存儲器或易失性存儲器。只要為 SRAM 持續供電，它便可以保留任何值內容。但在電源關閉后它會丟失這些內容。

SRP
流預定協議

SRR
軟件重置寄存器

SRST
軟件重置

SSI
堆疊硅片互聯技術

SSOs
查看?

STA

靜態時序分析.

站點管理實體

獨立庫
是提供處理器專用的訪問函數的一組軟件模塊。獨立庫旨在供應用程序直接訪問開發板或處理器特性（無中介操作系統層）時使用。

標準延遲格式
是用于指定時序信息的業界標準文件格式。它通常用于執行仿真操作。

標準編碼
是一種狀態機編碼類型，它可以構成狀態群集，并將二進制編碼用于每個群集中。獨熱碼是一種特殊的標準編碼形式，其中每個群集都恰好包含一個狀態。二進制編碼是一種特殊的編碼形式，其中所有狀態都屬于一個群集。

STARTUP 符號
用于設置/重置所有 CLB 和 IOB 觸發器的符號。

靜態時序分析
是對與指定約束集相關的設計網絡進行點到點的延遲分析。它不包含激勵矢量插入。交互式時序分析工具使用此方法來對映射后或者布局布線后的實現生成詳細的時序約束、時鐘和路徑分析

靜態時序分析器
是根據其路徑來分析設計時序的工具。

狀態欄
是位于工具窗口底部的區域，它會提供有關您將選擇或正在處理的命令信息。

步長
是模擬時鐘模式中的每個值仿真所用的時間長度。

步長大小
時鐘模式中每一步長的長度（以納秒為單位）。

置頂寄存器
這種寄存器可通過熱復位保持其狀態。

激勵信息
在原理圖級別定義的信息，它表示將在功能性和時序仿真中模擬的節點和矢量列表。

STL
標準模板庫

策略
策略是指一組預先定義的工具命令行選項。您可以使用廠家提供的策略或自己新建策略。您可以為單個運行應用這些策略。

STS
狀態流

亞微米技術流程
是現代 IC 制造方法的通用名稱，您可以通過這些方法將硅片的尺寸控制在一亞微米（一米的百萬分之一）的容差范圍內。

SUC
從異常完成

乘積和
輸入組合等于 1 時的函數輸出。

SUR
從不支持的請求

SVF
串行矢量格式

SWDT
系統監視定時器

轉換矩陣
是位于 CLB 模塊之間的晶體管集合，它可以實現兩個互連線路的連接。PAR 使用轉換矩陣和互連來連接 CLB 輸入和輸出。轉換矩陣可減少某些網絡延遲。它們具有三種可能的方向：頂部、底部和左側。

符號
是對某一層級的圖形表示。

象征性狀態機
是一種狀態機，它不為狀態表中的不同狀態引用狀態寄存器中存儲的實際值。該軟件可確定這些值的取值。象征性狀態機所定義的全部內容就是狀態之間的關系，即輸入信號如何影響狀態之間的轉換，每一狀態期間的輸出值以及在某些情況下的初始狀態。

同步時鐘
是在時鐘上升沿上設置或重置觸發器的同步控制。

同步調試
是一種調試模式，在該模式中您將使用電纜對時鐘進行完全控制。

綜合
是從高級邏輯抽象（通常為 Verilog 或 VHDL）開始，并自動使用包含基元的庫來創建更低級邏輯抽象的過程。

綜合封裝
固定的單元庫，每個單元包含基元邏輯的詳細實現信息。

SYSMON
系統監視器

SYSMONRR
XADC 復位寄存器

SZ
大小寄存器

T_DCI
三態數控阻抗

TAP
測試訪問端口

目標設計平臺
Xilinx 專用術語，說明針對 FPGA 設計將五個重要組件集成到一個通用開發及運行時間環境中，包括：

支持不同設計方法的設計工具

開發板

IP 核

FPGA 芯片器件

目標參考設計

目標設計平臺可讓軟硬件設計人員都能使用通用設計方法、開發工具和運行時間平臺。這可幫助他們用更少的時間開發應用基礎架構，把更多精力用于為最終應用構建差異化特性。
TBI
10 比特接口

TBR
時基寄存器

是 Tool Command Language（Tcl，工具命令語言）的縮寫，它是一種腳本語言，您可以使用它進行快速原型設計、腳本應用、實現圖形用戶界面和測試。Tcl 是由 John Ousterhout 創建的。Tcl 文件的擴展名為 .tcl。

TCP/IP
傳輸控制協議/互聯網協議

TCSR
計時器控制狀態寄存器

TD
傳輸描述符

TDD
時分雙工

TDM
時域多路復用

TD-SCDMA
時分同步碼分多址。

技術查看器
是 Xilinx 軟件，您可以使用它查看為目標 Xilinx 器件或“技術”優化的邏輯元件設計的原理圖表示，例如 LUT、進位邏輯、I/O 緩沖器和特定于其他技術的組件的原理圖表示。技術查看器還包括技術視圖瀏覽模式，您可以通過該模式查看設計中的時序路徑的原理圖表示，從而幫助您進行設計和時序分析。

TEKHEX
Xilinx 支持的 Tektronix PROM 格式。其最大地址為 65 535。此格式支持高達 (8 x 65 536) = 524 288 個位的 PROM 文件。

TEMAC
三態以太網 MAC

測試平臺
是包含測試矢量來驅動仿真的 HDL 網表。

閾值
是某事件發生或被保留或被表示時的交點。例如，CMOS 閾值和 TTL 閾值。

TIG
時序忽略

時序組
是設計元件（網絡、BEL、組件等）的集合，您可以使用它們以相同的方式來約束許多對象。

時序過程
在設計中采用路由網絡并計算與每個網絡關聯的延遲的過程。

timespecs
可以在 HDL 流程或外部文件中指定的命令，這些命令用于指定放置和路由軟件設計的時序要求。

時序
計算與設計中的每個路由網絡關聯的延遲的過程。

時序約束
是應用于指定路徑或網絡組的一系列約束，它們會確定設計所需的性能。約束可能為周期、頻率、網絡歪斜或端點之間的最大延遲或最大網絡延遲。

時序仿真
是在綜合、放置和路由 HDL 設計之后進行的仿真。此仿真的目的是為了檢查 HDL 設計在目標技術中的動態時序行為。使用路由設計中的模塊和路由延遲信息可以評估電路在最差情況下的行為。

時序規范
是一種規范，用于定義設計中的任何指定路徑集所允許的最大延遲。您可以在原理圖上輸入時序規范。

錫 (Sn) 須緩解
Xilinx 認為如果工藝得到很好控制，錫須風險會非常低。Xilinx 建議對引線上采用 Matte Sn 鍍層的產品在 150 攝氏度下進行 1 小時退火處理。Xilinx 有數據顯示退火處理是一種有效的晶須緩解方法。研究顯示晶須是電鍍過程產生壓力的結果。退火可通過產生統一金屬間層來緩解電鍍過程中的壓力。

TL
See?

TLIF
事務處理層接口

TLP
事務處理層包

TLR1
Timer1 負載寄存器

TLR0
Timer0 負載寄存器

TMR
測試模式寄存器

TNM
是 TIMESPEC 和規范的時序屬性部分。

TOE
TCP/IP 卸載引擎

從上至下的設計
是 HDL 方法，就是先定義整個設計行為，然后再定義 HDL 模塊的方法。是從最高級抽象設計開始，逐漸過渡到基礎模塊設計，最后使用目標技術實現完整設計的過程。從上至下的設計通常與技術無關，是從最高級設計抽象開始的設計。

頂級文件
PLUSASM 設計的主文件。它包含設計控制信息。它還包含設計方程或含有設計方程的包含文件的引用。

TOW
Toggle-On-Write

TRACE
時序報告器和電路評估器。是一個 Xilinx 命令行實用程序，它將在基于輸入時序約束的基礎上執行設計的靜態時序分析。它的兩個主要功能是時序驗證和報告。

跟蹤信息
是在功能性和時序仿真中模擬的節點和矢量列表。此信息將在原理圖級別進行定義。

事務處理層
PCI EXPRESS? 架構的最高三層。

轉換工具
是創建 Xilinx 格式文件的程序。例如，EDIF2NGD 會將 CAE 設計轉換為 NGD 格式文件。

修整
是刪除未連接或未使用邏輯的過程。

三態緩沖器
一種緩沖器，可以使輸出信號端處于高阻抗狀態中，從而避免該信號與其他輸出信號發生沖突。

三態條件
高阻抗狀態。三態也可作為正常輸出，例如它可為開、關或未連接狀態。

TSB
時間歪斜緩沖器

TTC
三態計時器

TTY
文本命令行界面

TWR
時序向導報告

TX, tx
發送器

TX HPB
傳輸高優先級緩沖器

TXEOF
幀傳輸結束

TXSOF
幀傳輸開始

UAF
使用接收濾波器

UAR
USB 地址寄存器

UART
通用異步接收器-發射器

UCF
查看?

UDT
向上/向下計數定時器

UI
發行單位

UIM
通用互連矩陣。CPLD 器件的路由矩陣。您可以通過此完整填充的轉換矩陣將任何輸出傳送到任意輸入中，從而確保所有設計的 100% 連通性。UIM 還可以作為非常寬大的與門電路，將更多的邏輯放置在宏單元中。

UIM_AND 函數
通過 UIM 的內在連線的與門電路結構創建的與門電路。它不需要宏單元資源。

UIM 回饋
UIM 回饋會指定相關的信號是來自宏單元，而不是來自器件引腳。

ULPI
通用低引腳接口

UMTS
通用移動通信系統

無約束
是僅用于內部邏輯的 IOB。此元素不具有外部封裝引腳。

下溢
試圖從空緩沖讀取數據時發生的情況。

統一庫
是一組邏輯宏和函數，用于定義設計邏輯。這些元素將在各個產品系列、原理圖和 HDL 編輯器中保持兼容性。

單位負載
在指定的條件下為輸入或輸出表示的阻抗度量。

UPAR
ULPI PHY 接入寄存器

UR
不支持的請求。另請參見：。

USB 電纜
通用串行總線電纜。USB I/USB II。在編程和讀取逆向配置文件時 iMPACT 使用的編程電纜。

UCF 用戶約束文件?
用戶約束文件 (UCF) 是在邏輯設計上指定約束的 ASCII 文件。這些約束會影響邏輯設計在目標器件中實現的方式。您可以使用該文件來禁用在設計輸入期間指定的約束。

UTMI
通用收發宏單元接口

UTRA-FDD
UMTS 通用無線訪問頻率頻分復用
??
VCO
電壓控制振蕩器

VCS
Verilog 編譯的仿真器 (Synopsys)

VDMA
視頻直接存儲器存取

矢量

電路中的一組節點的邏輯狀態，它充當時間函數。

在仿真期間為方便起見而重新命名的一組信號。它類似于總線。“總線”是指原理圖上的一組信號，而“矢量”是指仿真期間的一組信號。

驗證
是讀回器件的配置數據，并將其與原始設計進行比較，以確保器件正確接收了所有設計的過程。

Verilog
通用硬件描述語言 (HDL)，您可以使用它在算術級別以及門電路級別的許多抽象級別進行數字系統建模。由 IEEE 標準 1364-1995 定義Verilog 最初是由 Cadence Design Systems 開發的，而目前由 OVI 進行維護。
Verilog 文件的擴展名為 .v

VHDL
VHSIC 硬件描述語言您可以使用硬件描述語言在算術級別以及門電路級別的許多抽象級別來描述數字系統的并行和序列行為。VHDL 由 IEEE 標準 1076-1993 定義VHDL 文件的擴展名為 .vhd 或 .vhdl。

VHSIC
超高速集成電路

VITAL
面向 ASIC 庫的 VHDL 計劃。是 VHDL 庫標準 (IEEE 1076.4)，它用于定義仿真建模、加速以及提高 VHDL 仿真器性能的標準結構。

VLAN
虛擬局域網

VMH 文件
包含適用于 CPLD 設計的文件。

VSEC
特定于矢量的增強功能

WAC
寫地址通道控制器

WAN
廣域網

監視列表
其值將在仿真期間被報告的節點列表。

WCDMA
寬帶碼分多址

WCOL
寫沖突錯誤

WDC
寫數據通道控制器

WDT
監視定時器

WF
寫入 FIFO 寄存器

WFV
寫入 FIFO 空置寄存器

寬解碼器
連線與門電路.

WiMAX
全球微波訪問互操作性

線段
物理上位于芯片表面上的金屬互連軌跡。通常使用連接在一起的多個線段來連接兩個單元，以形成電氣連接。

連線與函數
由 UIM 內在的結構生成的與門電路及其 DeMorgan 同類門電路。

連線與門電路
是一種符號，與物理門電路相對，表示從兩個 NAND 門電路的線路連接生成的函數。

連線邏輯
是兩個門電路輸出之間的線路連接，它提供特定的邏輯函數。

線路負載
指定的輸出可以驅動的指定單元負載的最大數量。

WIS
廣域網接口子層

WO
只寫

WSC
寫狀態控制器

XADC
Xilinx? 7系列 FPGA 中提供的 XADC 模塊包含一個雙 12 位、每秒 1 百萬采樣 (MSPS) 的模數轉換器和各種片上傳感器。

XAUI
擴展連接單元接口. 4 路收發器采用 3.125 Gb/秒串行鏈路，可創建 10Gb 附加單元接口?？蓪崿F多個 XAUI 接口來幫助單個芯片同時連接 10 Gb 以太網與 OC-192c。

XBD 文件
Xilinx 板定義文件

XCF
您可以使用 XCF（XST Constraint File，XST 約束文件）語法為整個器件（全局）或設計中的特定模塊指定特定的約束。該語法與將約束應用于網絡或實例的 UCF 語法基本相同，但您可以對該語句進行擴展，從而將約束應用于特定的層級。關鍵字 MODEL 用于定義約束將應用的實體或模塊。如果某個約束可應用于實體或模塊，則該約束將應用于實體或模塊的每個實例。

XCL
Xilinx? CacheLink. MicroBlaze? 處理器上提供的高性能外部存儲器緩存接口。

XCO
Xilinx? CORE Generator? 工具日志文件

XFLOW
是 Xilinx 的命令行工具，它可以自動執行 Xilinx 實現和仿真流程。XFLOW 會將設計文件作為輸入以及流程文件和選項文件來讀取。

XGMII
萬兆位媒體獨立接口

XGXS
XGMII 擴展子層

(XilFATfs)
LibXil FATFile 系統。XilFATfs 文件系統訪問庫允許您讀/寫訪問存儲在 ? CompactFlash 或 IBM 微驅動器件上的文件。

Xilkernel
隨 Xilinx EDK 提供的 Xilinx 嵌入式內核。是為 Xilinx 嵌入式軟件平臺提供的小型化、典型模塊化和可配置的 RTOS。

XMD
Xilinx 微處理器調試器

XMK
Xilinx 微核。該實體表示的是集合式軟件系統，它包含了標準 C 庫、Xilkernel、獨立庫、LibXil 存儲器文件系統 (MFS)、LibXil 文件和 LibXil 驅動程序。

XMP
Xilinx 微處理器項目。這是 Xilinx Platform Studio (XPS) 中設計的頂級項目文件。

XPAK
擴展包

XPE
Xilinx 功耗估計器

XPS
Xilinx Platform Studio。是一個可開發嵌入式設計的環境。

XPS_LL_TEMAC
XPS 本地鏈路三態以太網 MAC

XS
擴展子層

XSI
Xilinx Synopsys 接口。設計工具套件。

XST
Xilinx 綜合技術

XST 命令行
通過 XST，您可以在命令行模式中運行綜合，而不是從項目導航器中的“流程”窗口進行運行。要在命令行運行綜合，則必須使用可執行文件。如果您使用的是工作站，則可執行文件名為“xst”。
在 PC 上，可執行文件的文件名為“xst.exe”。

良率
良率是指無損（可用）晶片占整個硅片的百分比

ZBT
零總線轉換