2 綜合仿真

　　總結(jié)前面的分析，可以使用VHDL硬件描述語言對狀態(tài)機進行描述。在VHDL設(shè)計中分3個進程來設(shè)計狀態(tài)機：（1）主控時鐘進程，負責(zé)下一狀態(tài)與當(dāng)前狀態(tài)的切換，以及相應(yīng)狀態(tài)條件的邏輯部分；（2）狀態(tài)轉(zhuǎn)移組合邏輯進程，根據(jù)當(dāng)前狀態(tài)及狀態(tài)條件進行狀態(tài)轉(zhuǎn)移判斷并輸出下一狀態(tài)；（3）同步時序狀態(tài)輸出，用同步時序邏輯寄存狀態(tài)輸出，避免組合邏輯的毛刺與不穩(wěn)定[1]。

首先在Modelsim中對設(shè)計的代碼進行了功能邏輯仿真。仿真結(jié)果與預(yù)期結(jié)果一致。仿真結(jié)果如圖4所示。

隨后對設(shè)計在XST和Synplify pro兩個綜合環(huán)境下進行了編譯下載，并使用ChipScope進行了板級仿真。使用的FPGA是Xilinx生產(chǎn)的Virtex5系列FPGA，型號為XC5VLX110T。圖5是XST綜合后的結(jié)果，圖6是Synplify pro綜合的結(jié)果。

同一個設(shè)計在不同綜合環(huán)境下出現(xiàn)了差異，XST綜合后的時序波形與預(yù)期不符，出現(xiàn)了錯誤，而Synplify pro綜合后的波形則滿足了設(shè)計要求。這說明所設(shè)計代碼存在著問題。下面將嘗試著分析這些問題。

3 錯誤分析

　　通過對代碼的分析，發(fā)現(xiàn)代碼存在很明顯的狀態(tài)競爭，以下面的代碼為例：
　　when S0=>
　　if r_done=′0′ and f_done=′0′ then
　　Next_S<=S1；
　　end if；

上面的代碼中if條件語句不完備，導(dǎo)致在!（r_done=‘0’and f_done=‘0’）時無法判斷下一狀態(tài)，可能導(dǎo)致綜合工具產(chǎn)生誤判，并且可能引入鎖存器（Latch）來鎖存下一狀態(tài)[2]。而事實上，XST和Synplify pro的確都在設(shè)計中引入了鎖存器來保證狀態(tài)的正常切換和保持。這一點從綜合報告中可以看得出來。

在兩者都生成鎖存器的情況下，認為兩個綜合工具結(jié)果的差異，很有可能是因為綜合工具的誤判。為了證實這一結(jié)論，本文嘗試著分析了XST和Synplify pro的綜合RTL視圖（寄存器傳輸級）[3-4]，找出了兩者出現(xiàn)明顯差異的RTL視圖部分，如圖7、圖8所示。

圖7、圖8分別是XST和Synplify pro對下面這段代碼的綜合。
　　when S6=>
　　if r_done=′0′ and f_done=′0′ then
　　Next_S <=S3；
　　elsif r_done=′0′ and f_done=′1′ then
　　Next_S<=S0；
　　end if；

可以發(fā)現(xiàn)前者的判斷邏輯為：!r_done&!f_done 為真時，狀態(tài)S6跳轉(zhuǎn)到S3；為假時，狀態(tài)S6跳轉(zhuǎn)到S0。也就是說，在r_done=‘1’時狀態(tài)沒有保持S6，而是跳轉(zhuǎn)到S0，導(dǎo)致結(jié)果錯誤。而后者的判斷邏輯為：!r_done&!f_done為真時，狀態(tài)S6跳轉(zhuǎn)到S3，否則保持S6；f_done=‘1’時，狀態(tài)S6跳轉(zhuǎn)到S0，否則保持S6。這個組合邏輯保證了在正常情況下，狀態(tài)機運轉(zhuǎn)正常，因而得到了所希望的狀態(tài)輸出。

根據(jù)上面的分析，找出了兩個潛在的問題，鎖存器的引入以及綜合工具的誤判。顯然真正導(dǎo)致結(jié)果差異的是綜合工具對組合邏輯的誤判。但是在同步設(shè)計中鎖存器也常是一個潛在的問題。鎖存器不同于寄存器，鎖存器沒有時鐘驅(qū)動，對毛刺敏感，上電后處于不確定狀態(tài)。它會導(dǎo)致同步設(shè)計的時序分析復(fù)雜化，甚至出現(xiàn)時序以及穩(wěn)定性上的問題，通常這些問題都是不可復(fù)現(xiàn)的。另外FPGA的基本單元是由查找表和觸發(fā)器組成的，生成鎖存器反而需要更多的資源[5]。因此在同步設(shè)計中最好不要使用鎖存器[6]。

4 完善設(shè)計

　　根據(jù)先前的仿真與分析，對代碼中的狀態(tài)轉(zhuǎn)移條件判斷進行了改進和完備。解決的方式很簡單，就是完備if條件判斷語句，不至于讓綜合工具去猜測缺省的部分，從而避免綜合工具的誤判，同時也避免了鎖存器的引入。例如：
　　when S0=>
　　if r_done=′0′ and f_done=′0′ then
　　Next_S<=S1；
　　else
　　Next_S<=S0；
　　end if；

將修改后的代碼再次綜合，分別查看RTL視圖，發(fā)現(xiàn)XST和Synplify pro的RTL視圖中分別生成了XST和Synplify pro中表示有限狀態(tài)機的標(biāo)準(zhǔn)模塊[3-4]，說明本文設(shè)計的狀態(tài)機是符合兩者要求的。對完善后的設(shè)計進行了板級仿真，仿真結(jié)果與預(yù)期一致。

對比了修改前后Synplify pro綜合結(jié)果的時鐘性能和資源使用的情況，如表2所示。

5 結(jié)論

　　本文提出了一種基于狀態(tài)機的圖像信息提取模塊的設(shè)計，并進行了仿真分析。從上面的仿真分析可以看出代碼的設(shè)計風(fēng)格對于綜合結(jié)果的影響，綜合器作為設(shè)計工具，它的綜合優(yōu)化結(jié)果是依賴于代碼的。同一個邏輯，不同的代碼在綜合工具中可能產(chǎn)生不同的綜合結(jié)果，有的如同上面分析的Synplify pro，結(jié)果一致，但是性能差距很大；或者有些在結(jié)果上都不一致，如同上面分析XST一樣。因此對于一個FPGA設(shè)計，初始設(shè)計思路是實現(xiàn)設(shè)計的關(guān)鍵，同樣實現(xiàn)設(shè)計的代碼語言風(fēng)格也對設(shè)計的結(jié)果有著重要的影響[7]。