此外，圖 4 所示的 ADC 輸出信號在 240MHz 頻率下不僅嚴重過采樣，而且還大幅減少了，能進一步減少 ADC 輸出帶寬。在帶通濾波器和抽取塊的硬件實現過程中，如果按 16 分之一抽取，每 16 個濾波器輸出值就只需計算一次，其可讓有效采樣率降至 15MHz（比帶限輸入信號的最高頻率快 3 倍），進而可降低硬件要求。

圖 5 是 DigilentCmod S6 開發模塊用于生成如圖 2 所示反饋信號的 VHDL 源代碼以及與圖 3 傅立葉轉換相關的比特流數據。LVDS_33 輸入緩沖器可直接實例化，然后分別連接至模擬輸入信號和反饋信號 sigin_p 和 sigin_n。內部信號 sig 由 LVDS_33 緩沖器的輸出驅動，并由隱含的觸發器采樣以生成 sigout。信號 sigout 是串行比特流，其經過過濾，可生成 N 位 ADC 輸出。我們使用免費的賽靈思 ISE Webpack 工具實現了該項目。圖 5 是 VHDL 代碼以及一部分與圖 1 電路系統有關的 UCF 文件。

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3、組件數量少

近期一些文章將我們描述的 ADC 架構誤稱為 ?∑ 架構。盡管真正的 ?∑ ADC 極富優勢，但這種方法簡單，而且組件數量少，對某些應用極具誘惑力。LVDS_33 輸入緩沖器具有較高的輸入阻抗，因此在許多應用中，傳感器輸出可直接連接至 FPGA 輸入，無需前置放大器或緩沖器。這在許多系統中都很有優勢。

我們的方法還有一個優勢，那就是通過疊加來實現“混合”多個串行比特流以及應用單個濾波器來恢復輸出信號的應用。例如，在基于陣列的超聲波系統中，串行比特流可延時實現聚焦算法，隨后以矢量的方式添加，而單個濾波器則用于恢復數字化聚焦的超聲波矢量。

采用 FIR 濾波器生成 ADC 輸出是一個簡單笨拙的方法，這里使用這種方法主要是為了說明起見。在大多數實現方案中，ADC 輸出將用傳統積分／低通濾波器解調器拓撲生成。

參考文檔
XPS Delta-Sigma Analog to Digital Converter (ADC) V1.01A, DS587, Dec. 2, 2009
R. Steele, Delta Modulation Systems,Pentech Press (London), 1975
DigilentCmod S6 Reference Manual, DigilentInc., Sept. 4, 2014
FT2232H Mini-Module Datasheet, V1.7,Future Technology Devices InternationalLtd., 2012
TFilter, the Free Online FIR Filter Design Tool
ISE In-Depth Tutorial UG695 (V13.1), Xilinx, Inc., 2011
M. Bolatkale and L.J. Breems, High-Speed and Wide-Bandwidth Delta-SigmaADCs, Springer, May 2014 Edition