Block Design 作為VIVADO的一大新神器，給用戶設計帶來了極大的方便，能夠根據用戶的定制需求自動選擇、組合以及連接不同的IP。然而，其中不可控的Bug也給用戶帶來了一定的煩惱。這篇博文首先給出了一個Block Design的設計實例，帶大家直觀了解一下Block Desing。然后，列舉了其中兩個常見的Bug，給出其解決方法以及解決該類位的思路。

一、 Block Design示例

如下圖，設計一個基于AXI4-Lite的一個8*1的互連開關：

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首先，我們只需要給出該設計模塊的整體框架，是一個8*1的互連開關。然后，在引出對外的接口，并配置每個接口的參數。另外，還需要根據自己的需求設定互連開關中的一些參數，例如，需不需要slice來緩存、性能還是面積優先等等。最后，在參數配置完畢之后，就可以生成滿足自己定制需求的交叉開關。如上圖所示，自動添加了一下IP進去，如couplers、xbar等；在設計實現時，省去了設計者自己選擇IP，手動添加互連的工作，帶來很大的方便。

一、存在的Bug及解決方法

1. 多個功能類似的block design模塊中的bug

問題描述：

在設計中，往往需要多個Block Design（一下簡稱BD）模塊，然而當多個BD的功能類似，導致兩個BD中存在相同的IP時，兩個BD在實例化IP模塊時會使用相同的名字。例如，在一個系統中，用到了一個8*1的互連BD，用到了一個3*2的互連BD，兩個BD都是互連開關，都有couplers模塊，且發現實例化這些couplers模塊時，使用相同的名字，如下圖在0號master端口的couplers都使用m00_couplers_imp_PQAAIF的模塊名。

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此時，如果我們去跑系統的行為仿真，會發現總有一個BD的功能是不正確的，然而配置和邏輯是沒有問題的。而且，在系統的綜合實現時也會報錯。

解決方法：

個人覺得這類問題是VIVADO中BD的硬傷，修改軟件的參數或者BD模塊的參數是改正不了的，直接修改源文件中的代碼。當然，如果在VIVADO環境中去查看這些代碼都是Read-Only模式的，是不能修改的。所以，我們要定位出問題的文件是哪個，然后在工程所在的文件夾中搜索，然后通過其它的編輯軟件打開修改。例如，剛才的兩個BD模塊出問題的文件，分別位于E:\TD\TD.srcs\sources_1\bd\axi_lite_i\hdl和E:\TD\TD.srcs\sources_1\bd\axi_interconnect\hdl，我們只需修改其中任意一個，將名字相同的模塊名改為不同即可。

1. 無法自動添加功能需求的IP

BD功能的強大之處就在于其能夠根據用戶的需求（設定一些參數）自動添加相應的IP，然而，有時候卻無法添加，給用戶帶來意想不到的錯誤。

問題描述：

仍以上述的3*2互連開關為例，該互連開關能夠連接不同時鐘頻率的模塊，自動完成不同時鐘域的轉換。我們僅需要在配置端口處配置該端口所連模塊的工作頻率，例如在slave端口處，如果設定與互連開關不同的頻率，該端口處Couplers就會自動添加時鐘轉換模塊的IP。

然而，在master端口處采用類似的方法，我們在生成BD之后，卻發現沒有相應的時鐘轉換模塊。相同的操作，在不同類型端口處去有不同的生成結果。

解決辦法:

這類的Bug肯定會導致邏輯的錯誤，因為少了一些IP。所以，建議各位設計者在使用BD時，要抱著懷疑的態度，在BD生成完畢之后，在點擊去查看一下，看所需要的IP是否添加完整，不要給后續的調試帶來極大的麻煩。

針對上述的問題，我們可以采用兩種方法：

1. 當發現所要的IP沒有添加進去時，我們可以分析該IP所在的位置，自己手動添加該IP，然后互連到相應的位置。如下圖所示，少了時鐘轉換模塊，我們將其手動添加到外部，也能完成相應的邏輯功能。

2. 尋找沒有自動添加的原因。這個解決方法有點可遇而不可求，有的時候就是軟件中的一點小Bug，你稍微修改一下模塊的參數即可。比如剛才的問題，我們可以在該端口的屬性窗口中將clock port的選項給選擇正確了即可（這個操作按道理是軟件自動完成的，因為另一端的端口處不用自己選擇也能自動添加正確）。

以上筆者列舉了BD設計中常見的Bug，由于篇幅原因無法將其他的一一列舉出來。如果您在設計中發現其它的Bug，暫時又難以解決，可以聯系我QQ：657428214，我們一起探討解決。