1 引言

　　近些年來，隨著電子技術的發展，無線通信技術、計算機網絡的發展，分布式無線數據采集網絡技術開始興起，并迅速的應用到各個領域。在一些地形復雜，不適合人類出現的區域需要進行數據采集的情況下，都可以適當的選擇無線分布式采集來進行。現有的無線分布式采集系統中，往往使用單片機、DSP等作為系統的主控控制單元。但是由于其自身工作特點，往往對于精確的定時控制以及并行處理能力上比FPGA弱。隨著FPGA等可編程邏輯器件的發展，為無線數據可靠傳輸提供了很好的實現平臺。采用FPGA作為時序控制和信號處理的處理器，將使系統電路設計更加簡潔、可靠、靈活，可有效的縮短開發周期，并降低開發成本。

　　為此，基于CycloneIV+STM32設計了一種新型的無線分布式采集系統，實現了數據的高可靠和同步傳輸。設計主要由3大部分組成：編碼器、譯碼器、無線收發電臺。在對編碼器、譯碼器同步校準后，對待發送數據進行卷積編碼，并轉換為串行數據。數據轉換為串行數據后，在串行數據幀頭加入Barker碼來實現幀的同步，并使用2條互為備份的數據傳送通道同時發送數據。在數據接收端檢測到barker碼后，本地對互為備份的雙通道數據進行viterbi譯碼（本文設計的viterbi譯碼器采用并行結構，大大的降低譯碼時間）。譯碼結束后，本地對雙通道數據進行循環冗余校驗，并做出判選，最后執行相應指令。并在規定時間給出相應反饋信號。設計的無線采集系統，即使某一數據通道出現少量錯碼，系統仍能有效的恢復出數據，并進行可靠的數據傳輸。系統添加了監控模塊，實時備份上傳的數據并監控，如發現不能正常上傳，則啟用備用模塊保證整個系統正常工作。系統不僅能實現數據的高可靠和同步傳輸，而且具有很好的適用性，可廣泛應用工業中。

　　2 無線分布式采集系統簡介

　　2.1 系統硬件簡介

　　無線分布式采集系統包括編碼器、譯碼器（編碼器、譯碼器硬件完全相同，只是配置邏輯不同，可配置為編碼器、譯碼器、中繼站）和無線通信電臺。如圖1所示，這是一個最簡單的一對一式分布式系統。

　　圖1 無線分布式采集系統結構

　　編碼器作為上位機與譯碼器之間的橋梁，通過USB/RS485通道進行發送、接收命令和數據。譯碼器接收編碼器發來的命令進行配置和采集，并將數據存儲至DDR2中。譯碼器收到上傳命令后，上傳數據至編碼器。

　　編碼器/譯碼器硬件系統框圖如圖2所示。本系統主控單元由FPGA完成。FPGA選用Altera公司的EP4CGX30F407，邏輯單元為29440個，80個18×18乘法器，多達290個用戶自定義IO。STM32作為監控和備用單元組成系統的基本架構，STM32F407ZG系列是基于高性能的ARM CortexTM-M4F的32位RISC內核，工作頻率高達168 MHz，該STM32F407ZG系列采用高速嵌入式存儲器（多達1 MB閃存，高達192 KB的SRAM），擁有3個12位ADC，2個DAC，1個低功耗RTC，12個通用16位定時器，2個通用32位定時器。人機交互部分由16X2液晶顯示字符模塊和4個按鍵組成，其主要功能是通過按鍵對基站編號設置并顯示在LCD上。無線模塊選用WSN-03系列無線模塊作為收發平臺，工作電壓為5 V，傳輸速率和工作頻段等都可配置。目前傳輸速率最大為115 200b ps，工作頻為433 MHz可調。無線模塊與FPGA主要以RXD/A，TXD/B，NRST（復位控制），SET（設置模塊參數），SLP（休眠控制）信號線連接。GPS模塊選用VKl6U6進行定位，與FPGA以UART接口連接，波特率定位9600 bps。ADC選用基于△-Σ技術的32 bits高精度低功耗模數轉換芯片ADSl282，采樣信號電平范圍：差分輸人一2.5~+2.5 V。單個譯碼器有6個采集通道，以2 k采樣率，采樣時常16 S來計算，單個譯碼器純數據量為6×2 k×16×24-6144 Kbits.考慮到編碼器，一次采樣，8個基站的數據經編碼后數據總量為98 304 Kbits，所以編碼器和譯碼器需增加l片Micron Technology公司的MT47H256M8HG-37E IT（256Meg×8）作為緩存空間。由于DDR2 SDRAM需要特定的控制讀寫時序，系統直接采用Quartus II自帶的“DDR2 SDRAM High-Performance Controller”IP CORE。USB部分由2個通道組成，一個是由FPGA、CY7C68013和USB接口組成；另一個由STM32（自帶USB驅動）和USB接口組成。同時本設計中還添加了RS485串口，使整個系統與上位機能保持實時通信，為系統的遠程控制提供了可能，并能保持系統更新。

　　圖2 系統框架

　　2.2 系統數據流程

　　系統的數據流程為：同步校準譯碼器，設置各個譯碼器接收命令后的延時-編碼器配置采集參數、命令-譯碼器采集數據保存至DDR2中一各譯碼器分時接收數據上傳命令并上傳數據-編碼器將數據匯總保存至DDR2-數據收集齊后通過USB/RS485上傳至上位機。譯碼器節點配合計算機對各個點的數據進行輪詢采集，它包含了無線傳輸模塊和與計算機通信的USB接口。STM32將組幀后的數據備份并實時監控FPGA，如在規定時間或未能按指令進行工作，STM32將替代FPGA并使FPGA進入斷電狀態。

　　2.3 系統組幀格式

　　編碼器與譯碼器之間是一對多的關系，譯碼器分時上傳數據，譯碼器有2個通道，譯碼器有唯一的配置編號。數據幀的格式如圖3所示。數據幀中除20字節有效數據之外，還包括組號、目的編號等。

　　圖3 編碼器、譯碼器間數據幀格式

　　為了改進接收信號質量，本系統引入信道編碼的方法來改善信道質量。具體如圖4所示。發送端對數據進行組幀、并串轉換、卷積編碼、加入同步幀信息后，把數據發送至無線通信電臺進行調制。接收端的無線通信電臺對信號進行解調后發送數據至接收端的FPGA.接收端的FPGA檢測到幀同步信息后對接下來的數據保存，并進行Viterbi譯碼。FPGA對雙通道的數據進行冗余校驗，并選擇正確的數據執行相關操作。

　　圖4 無線數據傳輸

　　3 無線分布式采集系統數據傳輸的實現

　　3.1 可靠性

　　待發數據經卷積編碼，互為備份的雙通道發送，Viterbi譯碼，冗余校驗，數據判選，系統能夠很好的進行無線收發。

　　3.1.1 卷積編碼

　　數據組幀完成后，由低位至高位進行并串轉換，進行卷積編碼。卷積編碼是一種糾錯信道編碼，是由連續的輸入信息序列經編碼后得到連續輸出的編碼序列口。以（n，k，m）來描述卷積碼，k為每次輸入到卷積編碼器的bit數，行為每k元組碼字對應的卷積碼輸出n元組碼字，m為編碼儲存度。卷積編碼生成的n元組元不僅與當前輸入有關系，還與前面m一1個輸入的k元組有關系。本系統采用（2，1，4）卷積編碼器，如圖5所示。圖中“+”代表異或。每bit經編碼后都有2 bit輸出（C1，C2）。

　　圖5 （2，1，4）卷積編碼器

　　3.1.2 Viterbi譯碼

　　接收端有2個接收通道，互不干擾。接收端對2個通道同時譯碼。譯碼采用Viterbi譯碼。Viterbi譯碼算法是一種卷積碼的解碼算法。Viterbi譯碼根據最大似然算法規則，能達到最佳譯碼，特別適合向前糾錯。以本設計為例，根據圖5，編碼器4個延時狀態（0，1）組成整個編碼器的16個狀態（D4D3D2D1），每個狀態在編碼器輸入1或0時，跳轉到另一個狀態。并且輸出也隨之改變。譯碼就是編碼的逆過程。算法規定任意t時刻收到的數據都要進行32次路徑值計算、16次比較，比較后每個狀態只保存一個路徑值，為接下來計算減少了一半的運算量。反復208次，從16條幸存路徑中選出一條路徑值最小的，反推出這條路徑，得出相應的譯碼輸出。考慮到每次譯碼后，譯碼器都能回到初始狀態，所以源數據最后加了8 bit的“0”。本設計采用并行處理結構，經214個周期還原出源碼。

　　在設計FPGA邏輯時，基本采用多條并行的流水線技術，譯碼部分包含4個子模塊：加比選模塊、回溯模塊、存儲模塊和時鐘控制模塊。路徑值的計算和比較在3個時鐘周期內完成，4個模塊同時運行，大大的降低了譯碼時間。另外，為了提高FPGA效率，系統加入采樣觸發信號，保證系邏輯能夠穩定運行。

　　3.1.3 數據判選

　　經譯碼后，接收端已接收到2組互為備份的數據。經實踐證明，簡單的并聯冗余能大大的提高系統的可靠性。具體選擇流程如圖6所示。2路數據經Viterbi譯碼后，開始接收一幀數據，并寫入RAM中，同時計算CRC校驗、幀完整性檢測、ID是否符合本地。上述檢測都沒問題時，對2路幸存路徑的度量值進行比較，選擇值小的通道作為最終數據。

　　圖6 數據的選擇

　　3.2 同步的實現

　　為了保證編碼器和譯碼器之間能嚴格實現同步，數據幀需要加入同步幀。實現幀同步的方法通常有2種：起止同步法和集中式插入同步法。起止式同步比較簡單，一般在數據碼元的開始和結束位置加入特定的起始和停止脈沖來表示數據幀的開始和結束。集中插入式同步法中插人的同步碼要求在接收端進行同步識別時出現偽同步的概率盡可能低，并且要求該碼具有尖銳的自相關特性以便識別。7位巴克碼作為幀同步碼，其局部自相關函數為：

　　由上公式計算可知，7位巴克碼的自相關函數在j一0時出現尖銳的單峰特性。設計中采用2組同步幀頭作為同步碼，同步幀頭由7位巴克碼和1 bit的0組成。

　　到現在為止，待發數據bit數為：208×2+8×2-432 bits。經調制解調后，接收端檢測幀同步信息，同步信息為2組11100100組成。每組同步信息高7位與7位巴克碼相比，允許出錯位數在1位以內。設P為碼元錯誤概率，行為同步碼組的碼元數，m為判決其允許碼組中的錯誤碼元最大數，在本系統中行n=7，m=1。在P=0.01時，單一barker碼的漏同步概率為：

　　當2組同步幀都滿足時，幀同步建立，接收端保 存接下來的數據。無線通信電臺與FPGA以rs485連接，如圖7所示，FPGA檢測X是否為“0”，當檢測到“0”，不接收端對接下來的數據X與本地巴克碼對應位進行位異或運算。當檢測1 byte barker碼，錯1位以內時，發出一value脈沖。當檢測到2個value脈沖時，說明同步已建立，接收端開始存儲接下來的數據。

　　圖7 barler碼識別

　　4 系統監控模塊的實現

　　STM32與FPGA連接如圖8所示，由于ARM與FPGA的相互通信直接影響著控制器的性能，所以該并行總線的設計就成為一個非常關鍵的問題。該總線可以包括芯片的地址總線（ADDR［021］）、數據總線（DB［015］）、控制總線、復位信號（nRST）以及中斷信號線（INT），其中控制總線包括使能信號（nOE）、片選信號（nCS）、讀信號（nRD）、寫信號（nWE），這樣做的好處是，將FPGA芯片存儲器化，即STM32可通過對特定地址的訪問來控制FPGA工作，并且可通過共同的復位信號將STM32與FPGA芯片同時復位，盡量避免總線競爭和冒險現象的出現。

　　圖8 STM32與FPGA連接

　　STM32與FPGA同時接收命令，在解析完命令后，FPGA應在規定的時間內發送數據，FH認組幀完成時，發出INT信號至黜2申請中斷。如果STM32在規定時間內沒有接收到FPGA發來的INT信號，將開始計時，計時時間內未能接收INT信號，STM32將停止FPGA供電電源工作，由STM32代替FPGA工作，保證整個系統能穩定進行。

　　5 系統測試

　　編碼器實物如圖9所示。測試時搭建一對編碼、譯碼器，采用12 V的直流電源供電。待 發數據為208 bits，即208‘b00000000_10010010_01100100_10011001_00100110_01001001_10010010_01100100_10011001_00100110_01001001_10010010_01100100_10011001_00100110_01001001_10010010_01100100_10011001_00100110_01001001_10010010_01100100_10011001_00100111_00111111;圖10顯示了測試中利用SignalTap II截取經卷積編碼后輸出的部分信號波形。其中z為串行輸人數據，yt為卷積編碼后輸出的數據。數據經無線發送后，經Viterbi譯碼，仿真圖形如圖11所示，編碼器發送的數據為208 bit S，data_out為譯碼輸出的部分數據，譯碼數據與發送端的高低位順序相反。由于數據經發送后，高低位互換，圖上只截取了經Viterbi譯碼后的高27位的譯碼結果。經多次測試，數據傳輸正常，在少量不連續的錯碼情況下，系統能夠自動糾正。

　　圖9 編碼器實物

　　圖l0（2，1，4）編碼器輸出

　　圖ll Viterbi譯碼輸出

　　6 結論

　　在無線分布式采集系統設計中，采用了基于卷積編碼、Viterbi譯碼的編碼和互為備份的雙通道傳輸方案，利用了FPGA內豐富的邏輯資源以及存儲資源，實現了數據的遠距離同步可靠傳輸。加入備份數據通道后，通過FPGA內部邏輯控制，在硬件上實現了對兩路數據的實時校驗及自動判選，提高了系統的穩定性和可靠性。相比于“備份-重傳”等機制，該方法實現簡單、實時性好，即使某一通道不能正常工作，系統仍能正常進行。該無線分布采集系統，滿足了現在同步觸發和數據量不大情況下的傳輸。本文提出的互為備份的雙通道編解碼、數據冗余傳輸機制，亦可應用相關無線傳輸領域，以提高遠距離數據傳輸的可靠性和穩定性。