目前FIR 濾波器的實現方法有三種： 利用單片通用數字濾波器集成電路、DSP 器件和可編程邏輯器件實現。單片通用數字濾波器使用方便， 但由于字長和階數的規格較少， 不能完全滿足實際需要。使用DSP 器件實現雖然簡單， 但由于程序順序執行， 執行速度必然不快。FPGA/CPLD 有著規整的內部邏輯陣列和豐富的連線資源， 特別適合于數字信號處理任務， 相對于串行運算為主導的通用DSP 芯片來說， 其并行性和可擴展性更好。但長期以來， FPGA/CPLD 一直被用于系統邏輯或時序控制上， 很少有信號處理方面的應用， 其原因主要是因為在FPGA/CPLD 中缺乏實現乘法運算的有效結構。

　　現在的FPGA 產品已經能夠完全勝任這種任務了。其中Altera公司的Stratix 系列產品采用1.5V 內核， 0.13um 全銅工藝制造， 它除了具有以前Altera FPGA 芯片的所有特性外， 還有如下特點： 芯片內有三種RAM 塊， 即512bit 容量的小RAM（M512） 、4KB 容量的標準RAM（M4K） 、512KB 的大容量RAM（MegaRAM） 。內嵌硬件乘法器和乘加結構的DSP 塊， 適于實現高速信號處理; 采用全新的布線結構， 分為三種長度的行列布線， 在保證延時可預測的同時增加布線的靈活性; 增加片內終端匹配電阻， 提高信號完整性， 簡化PCB 布線; 同時具有時鐘管理和鎖相環能力。

　　FIR 濾波器的Verilog HDL 設計實例

　　1、設計意圖

　　本例主要是在Stratix 器件內實現基本有限脈沖響應濾波器。

　　FIR 的基本結構包括一系列的乘法和加法。FIR 的運算可用式（ 1） 的方程描述， 現重寫如下：

　　x（n）表示輸入樣本序列， h（n）代表濾波器的系數， L 是抽頭的數量。

　　一個L=8 的FIR 設計如圖2， 利用了輸入的8 個樣本。因此稱之為8 抽頭濾波器。該結構是有一個移位寄存器， 乘法器和加法器組成的， 可實現L=8 階的FIR。其數據通道必須足夠寬， 以適應乘法器和加法器的輸出。這些采樣值被編碼為有限

　　字長的形式， 然后通過M個寄存器并行移動。可見用一個MAC級連鏈就可以構成這種機器。每個寄存器提供一個單位樣本內延遲。這些延遲輸入與各自的系數相乘， 然后疊加得到輸出。圖2 所示為基于MAC 的8 階FIR 數字濾波器結構。

　　在該設計中有八個抽頭， 各抽頭有18 位輸入和濾波器系數。由于一個DSP 塊可以支持4 個18 位輸入的分支， 所以設計需要2 個DSP 塊。輸入數據串行加載到DSP 塊中， DSP 內部的移入/移出寄存器鏈用于產生延遲。濾波器系數從TriMatrix（tm）的ROM存儲器中加載。