我們做FPGA/IC開發(fā)會用到很多工具，包括代碼輸入、仿真、綜合、布局布線、時序分析等各種各樣工具，熟悉這些工具是成功完成設(shè)計的關(guān)鍵，因為我們的設(shè)計思想需要通過這些工具來實現(xiàn)，只有清楚的知道工具的用法、如何設(shè)置參數(shù)、如果檢查工具的輸出結(jié)果，才能使設(shè)計者的想法變?yōu)轱@示，對驗證來說也是如此。

　　驗證的工具很多，有些是驗證必不可少的，例如仿真器，有些工具可以代替人完成最繁瑣的工作，并能提高功能驗證的可信度，例如linting和代碼覆蓋率工具。這里我們介紹常用驗證工具的特點和用途，以便為工具的使用提供參考。

　　1)代碼檢查工具

　　常用的代碼檢查工具有nlint等，nlint根據(jù)設(shè)計的RTL描述代碼結(jié)構(gòu)做靜態(tài)分析，推斷描述代碼存在的邏輯錯誤，但無法決定描述代碼是否能夠現(xiàn)實設(shè)計要求的功能。代碼檢查工具可用于強制代碼遵從編寫規(guī)范，由于代碼檢查工具工具是靜態(tài)驗證工具，因此運行速度快，可以節(jié)省時間。由于Verilog不是強類型語言，使用代碼檢查工具非常必要，可以檢測race conditions 及數(shù)據(jù)寬度不匹配，可保證Verilog正確描述數(shù)據(jù)處理過程，避免造成數(shù)據(jù)的棄位及增位現(xiàn)象，這種錯誤通過仿真并不一定發(fā)現(xiàn)。因為verilog 語言的特點， 對Verilog描述的設(shè)計，Linting tool是一種有益的驗證工具。因為VHDL 語言的特點，對VHDL使用Linting tool的作用不如對Verilog語言那么明顯，但Linting tool還是能發(fā)現(xiàn)一些潛在的問題。

　　2)仿真器

　　仿真器是常用的驗證工具，它通過忽略及簡化設(shè)計的物理特性，對設(shè)計的實現(xiàn)進行模擬。仿真器通過執(zhí)行RTL級的設(shè)計描述，模擬設(shè)計的物理實現(xiàn)，它無法確定設(shè)計真實的物理實現(xiàn)與設(shè)計描述之間的區(qū)別。仿真的結(jié)果取決于設(shè)計描述是否準確反映了設(shè)計的物理實現(xiàn)。仿真器不是一個靜態(tài)工具，需要編寫激勵和檢查輸出響應(yīng)。激勵由模擬設(shè)計工作環(huán)境的testbench 產(chǎn)生，響應(yīng)為仿真的輸出，由設(shè)計者確定輸出的有效性。

　　仿真器的類型分為3種類型，Event-driven Simulator(事件驅(qū)動仿真器)、Cycle-Based Simulator(基于周期的仿真器)、Co-Simulator(聯(lián)合仿真器)，分別介紹如下：

　　1.Event-driven Simulator

　　事件驅(qū)動仿真器是最常用的仿真器，例如modelsim/VCS等都是事件驅(qū)動仿真器，它將信號的變化定義為一個事件，該事件驅(qū)動仿真執(zhí)行，事件驅(qū)動仿真器能準確地模擬設(shè)計的時序特征，可模擬異步設(shè)計。

　　2.Cycle-based simulator

　　Cycle-based simulator仿真器的特點是忽略設(shè)計的時序，假定所有flip_flop的setup和hold時間都滿足要求，在一個時鐘周期，信號僅更新一次，從而信號必須與時鐘同步。仿真速度比事件驅(qū)動仿真器高。基于周期的仿真器的工作過程步驟是，首先編譯電路，將組合邏輯壓縮成單獨的表達式，根據(jù)該表達式可確定flop的輸入，然后執(zhí)行仿真，遇到時鐘的有效沿， flip_flop 的值被更新。基于周期的仿真器的缺點是不能仿真異步電路，不能進行驗證設(shè)計的時序。

　　3.Co-Simulators

　　聯(lián)合仿真器對同一設(shè)計各個部分，分別用不同的仿真器仿真，如即含有同步設(shè)計又含有異步設(shè)計的電路，可用Event-driven Simulator對異步設(shè)計仿真，用Cycle-based Simulator對異步設(shè)計仿真。聯(lián)合仿真器中各個Simulator 的操作是locked-step的，類似于電路的pipeline 操作。其缺點是由于不同仿真器之間需要同步和相互通訊，Co-Simulators的仿真速度受到最慢Simulator的限制，因而影響仿真器的性能，而且在各仿真器傳送的信息會產(chǎn)生多義性。

　　4.Hardware modeler

　　硬件模擬器創(chuàng)建一個物理芯片的邏輯模型，向仿真器提供該芯片的行為信息，芯片和仿真器的通信過是首先將物理芯片插入硬件仿真器，然后格式化來自仿真器的數(shù)據(jù)，作為該芯片的輸入，最后將該芯片輸出的數(shù)據(jù)，包含時序信息，送往仿真器。硬件模擬器可以提供很高的仿真速度，但是設(shè)備價格高昂。需要注意的是，硬件模擬器做的仍然是功能仿真，而不是時序仿真，因為芯片是降頻運行的。

　　3)波形觀察器

　　仿真調(diào)試的過程中波形觀察器是必不可少的工具，它能提供信號狀態(tài)和變化的詳細信息，但是波形觀察器不能用來判斷一個設(shè)計是否通過驗證，因為波形是不可重復(fù)的且無法用于遞歸仿真。

　　波形觀察器的優(yōu)點是可以觀察仿真的整個過程，有利于設(shè)計及testbench 的診斷，缺點是由于要輸出波形，影響了仿真的速度，因此應(yīng)盡可能限制在波形圖中顯示的信號數(shù)量及時間長度。波形觀察器的另一個作用是波形比較，主要用于 redesign，保證設(shè)計具有cycle-accurate的后向兼容性。在波形比較中，不能僅看表象，需仔細分析，確認波形之間存在的差別是有意義的。例如，有時我們僅關(guān)心波形transitions之間的相對位置，而不關(guān)心它的絕對位置。

　　以上是比較常用的驗證工具，另外可能用到的驗證工具有：形式驗證工具、靜態(tài)時序分析工具以及Vera、SpecmanE、SystemC等高級語言驗證工具，這些工具在復(fù)雜的IC/FPGA設(shè)計中用得比較多。