摘要：設計了一種支持IEEE754浮點標準的32位高速流水線結構浮點乘法器。該乘法器采用新型的基4布思算法，改進的4:2壓縮結構和部分積求和電路，完成Carry Save形式的部分積壓縮，再由Carry Look-ahead加法器求得乘積。時序仿真結果表明該乘法器可穩定運行在80M的頻率上，并已成功運用在浮點FFT處理器中。

　　1 引言

　　在數字化飛速發展的今天，人們對微處理器的性能要求也越來越高。作為衡量微處理器 性能的主要標準，主頻和乘法器運行一次乘法的周期息息相關。因此，為了進一步提高微處 理器性能，開發高速高精度的乘法器勢在必行。同時由于基于IEEE754 標準的浮點運算具 有動態范圍大，可實現高精度，運算規律較定點運算更為簡捷等特點，浮點運算單元的設計 研究已獲得廣泛的重視。 本文介紹了 32 位浮點乘法器的設計，采用了基4 布思算法，改進的4：2 壓縮器及布思 編碼算法，并結合FPGA 自身特點，使用流水線設計技術，在實現高速浮點乘法的同時，也 使是系統具有了高穩定性、規則的結構、易于FPGA 實現及ASIC 的HardCopy 等特點。

　　2 運算規則及系統結構

　　2.1 浮點數的表示規則

　　本設計采用單精度IEEE754 格式【2】。設參與運算的兩個數A、B 均為單精度浮點數， 即：

　　2.2 浮點乘法器的硬件系統結構

　　本設計用于專用浮點FFT 處理器，因此對運算速度有較高要求。為了保證浮點乘法器 可以穩定運行在80M 以下，本設計采用了流水線技術。流水線技術可提高同步電路的運行 速度，加大數據吞吐量。而FPGA 的內部結構特點很適合在其中采用流水線設計，并且只需 要極少或者根本不需要額外的成本。綜上所述，根據系統分割，本設計將采用5 級流水處理， 圖1 為浮點乘法器的硬件結構圖。