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　　在嵌入式系統中經常采用IIS(Inter-IC Sound)總線連接專用音頻器件以實現音頻輸入輸出。不少嵌入式處理器帶有專用的IIS總線，通過操作特殊功能寄存器實現對外接音頻器件的操作，但也有一些嵌入式處理器沒有擴展IIS總線，如ARM7芯片S3C4510B。近年來，FPGA技術發展迅速，現已成為可編程片上系統(SoPC)的硬件載體。采用FPGA實現IIS總線及與總線相關的接口控制，一方面可以用硬件的方法實現IIS總線操作，使嵌入式系統很容易擴展音頻功能;另一方面由于FPGA可以實現大量的組合邏輯和時序邏輯，還可以用來實現DSP算法，增加了系統的靈活性。

　　1 基本原理

　　1.1 系統方案

　　嵌入式處理器采用Samsung公司的ARM7芯片S3C4510B;音頻芯片使用Philips 公司開發的UDA1341TS，這是一款適用于MiniDisc(MD)、PDA等便攜式設備的高性能低功耗的經濟型音頻編碼解碼器;FPGA芯片則使用 Xilinx公司的Spartan-II 系列芯片XC2S100。系統示意圖如圖1。

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　　圖1中FPGA負責連接S3C4510B和UDA1341TS，為此需要按照訪問UDA1341TS的時序要求實現IIS總線和L3接口，同時要按照S3C4510B總線時序要求，實現按存儲器方式操作的特殊功能寄存器，并將對UDA1341TS的操作轉換成對特殊功能寄存器的操作。這樣S3C4510B便可以直接訪問FPGA實現的特殊功能寄存器，從而實現對UDA1341TS的控制。

　　1.2 IIS和UDA1341TS簡介

　　IIS又稱I2S， 是Philips公司提出的串行數字音頻總線協議，專用于芯片間進行高速高效的音頻數據傳輸。IIS總線只處理聲音數據，其他信號必須單獨傳輸，如控制信號。IIS總線包括3 個信號線，即1個雙向數據傳輸線SD(Serial Data)、一個聲道選擇線WS(Word Select)和1個時鐘線SCK(Serial Clock)。在數據傳輸過程中，發送端和接收端具有相同的時鐘信號，發送端作為主裝置(Master)時，產生位時鐘信號和聲道選擇信號，接收端被動響應。為了實現全雙工傳輸模式，一些IIS實現時使用了Dout和Din兩個數據線。

　　UDA1341TS片內集成了立體聲ADC、DAC以及模擬輸入通道，其中模擬輸入通道包括可編程增益放大器(PGA)、數字自動增益控制(AGC)、 數字聲音處理(DSP)等。UDA1341TS的重放過程也具有可編程的DSP功能，如去加重、音量控制、低音增強、高音增強以及軟件配置靜音等。

　　根據串行音頻數據輸入輸出格式和每聲道字長的不同，UDA1341TS支持4種操作模式，分別是：(1)字長不超過20位的IIS總線模式;(2)字長不超過20位的最高位對齊(MSB-justified)模式;(3)字長為16、18或20位的最低位對齊(LSB-justified)模式;(4)輸出采用最高位對齊，輸入采用字長為16、18或20位的最低位對齊模式。其中IIS總線模式和最高位對齊模式操作時序如圖2所示。二者具有相同的信號線，但左右聲道控制電平和位延遲不同，對于IIS總線，聲道控制電平改變后，最高位推遲一個時鐘周期才發送。

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　　對UDA1341TS的所有功能控制和狀態獲取均通過3線串行接口L3實現。該接口包含3個信號線，分別是串行數據線L3DATA、接口模式選擇線L3MODE和串行時鐘線L3CLOCK。L3接口操作有兩種模式，即地址模式和數據傳輸模式。地址模式用于選中后續操作所要訪問的芯片及其內部寄存器，被地址模式選中的芯片和寄存器一直保持有效，直到UDA1341TS收到一個新的地址模式命令字節。數據傳輸模式用于將音頻處理和系統控制參數寫入UDA1341TS并可以讀取回放的音頻數據的峰值電平。L3MODE為低電平時操作為地址模式，高電平時操作為數據傳輸模式。

　　地址模式下由主器件按標準時序送出8位地址，其中高6位表示UDA1341TS芯片地址000101，最低2位選擇要訪問的該芯片內部寄存器，分別是DATA0、DATA1和STATUS，由此產生下面的3種寄存器操作模式。

　　(1)STATUS操作模式可以控制芯片復位、系統時鐘頻率、數據輸入格式、DC濾波器、輸入增益、輸出增益、ADC和DAC極性控制、倍速播放和功率控制等。

　　(2)DATA0操作模式又分為兩種：直接地址模式和擴展地址模式。數據最高2位非‘11’時為直接地址模式，在這種模式下，可以直接控制音量、低音增強、高音增強、峰值檢測位置、去加重、靜音等功能;數據最高2位為‘11’時為擴展地址模式，可以通過3位選擇6個5位的擴展寄存器，分別控制通道混合增益、MIC靈敏度、自動增益控制、輸入放大器增益器等。

　　(3)DATA1操作模式用于讀取音頻數據重放時的峰值電平。