基于FPGA的嵌入式塊SRAM的設計

　　1 引言

　　對于邏輯芯片的嵌入存儲器來說，嵌入式SRAM 是最常用的一種，其典型的應用包括片上緩沖器、高速緩沖存儲器、寄存器堆等。除非用到某些特殊的結構，標準的六管單元(6T)SRAM 對于邏輯工藝有著很好的兼容性。對于小于2Mb 存儲器的應用，嵌入式SRAM 可能有更好的成本效率并通常首先考慮。

　　Xilinx 公司SRAM型FPGA 主要由配置存儲器、布線資源、可編程I/O、可編程邏輯單元CLB、塊存儲器BRAM 和數字時鐘管理模塊組成。它包含了分布式RAM，位于CLB中。每個CLB包含了16 × 1bit的SRAM結構。BRAM的加入既增加了RAM的容量，也可構成大型LUT，更完善了CLB 的功能。

　　2 BRAM塊劃分

　　現代數字系統對存儲器容量的存儲速率要求越來越高，讀訪問時間就是一個重要參數，它是從地址信號的出現到存儲在該地址上的數據在輸出端出現的時間延遲。提高BRAM 讀取速度的一個有效辦法是減小位線和字線上的總負載電容，這可以通過減少連接在同一字線和位線上的存儲單元數目來實現，即采用存儲陣列分塊技術。本電路采用設計多個BRAM的方法，每個BRAM都有自己的譯碼電路、敏感放大器和數據通道，各個BRAM 獨立工作，每個BRAM 的讀取時間得到了大大提高。

　　3 BRAM塊設計

　　3.1 BRAM與布線資源接口

　　FPGA 中每個BRAM塊都嵌在內部連線結構中，與BRAM 直接相連的有RAMLINE、VLONG 和GLOBAL。左邊32根RAMLINE提供BRAM的地址輸入，也可以提供控制信號(CLK、WE、ENA、RST)的輸入。左邊兩組16 根RAMLINE 一起布線提供BRAM雙端口的數據輸入，右邊兩組RAMLINE提供BRAM雙端口數據輸出通道。4 根GLOBLE全局時鐘線優化用作時鐘輸入，提供較短的延遲和最小的失真。VLONG也被專門用作BRAM中WE、ENA、RST的控制輸入。RAMLINE 為BRAM專有布線，如從水平方向的SINGLE、UNIHEX、BIHEX通過可編程開關矩陣PSM 把信號輸送到RAMLINE 上，進而送到BRAM 用作地址、數據。而BRAM 的輸出也通過RAMLINE最終送到HLONG上。

　　圖1 BRAM周圍布線

　　相鄰BRAM 的RAMLINE 也可通過三態門連到下一級的RAMLINE，于是整列中的BRAM 可共享RAMLINE 上的數據。每個BRAM與FPGA其他電路的相連主要通過水平方向的4 組主要互連線完成。

　　3.2 BRAM內部設計

　　BRAM為真正的雙端口RAM，兩個端口完全獨立，每個端口可以配置為讀寫端口，并可以把BRAM配置成特定的數據寬度。

　　3.2.1 可配置數據位寬實現方法

　　配置邏輯中三位控制信號WIDTH_SEL《0∶2》連到BRAM中，同時對地址寬度、數據寬度進行控制。

　　由于BRAM可以實現1、2、4、8、16 位的任意位寬，所以地址總線寬度、數據總線寬度都必須滿足其中任意一種模式下的要求。于是設計時使地址總線寬度為各種模式下的最大值，即1位時的地址寬度《11∶0》，其他模式下可使不用的地址位使能無效，進而獲得所需的地址位。數據總線寬度也設置為各種情況下的最大值，即16 位時的數據寬度《15∶0》，其他情況下選擇有用的數據位進行存儲。

　　表1可見WIDTH_SEL《0∶2》對地址使能的控制，主要在于對地址《11∶8》的控制，其他位地址《7∶0》則一直有效。

　　表1 不同數據位寬的地址使能