這里提出一種利用FPGA的I/0端口數多和可編程的特點，采用VHDL語言的多按鍵狀態識別系統，實現識別60個按鍵自由操作，并簡化MCU的控制信號。

　　2 系統設計方案

　　FPGA是一種可編程邏輯器件，它具有良好性能、極高的密度和極大的靈活性，外圍電路簡單可靠等特性。因此，該系統設計是由MCU、FPGA、按鍵等部分組成。60路按鍵信號進入FPGA單元，以供數據采集;FPGA處理采集到的數據信號，編碼后寫入內部FIFO。MCU通過I/O端口提取FIFO中的數據。模塊通過電源接口向各個部分供電。其系統設計原理框圖如圖l所示。

　　2.1 FPGA配置電路

　　FPGA采用Altera公司EPF10K30ATC144，該器件內核采用3.3 V供電，端口電壓為3.3V可承受5 V輸入高電平，其工作頻率高達100 MHz;有102個可用I/0端口，每個端口輸入電流最高達25 mA，輸出電流達25 mA;l728個邏輯單元(Les)，12 288 bit的用戶Flash存儲器，可滿足用戶小容量信息存儲，完全滿足系統設計要求。

　　由于FPGA基于RAM工藝技術，該器件丁作前需要從外部加載配置數據，需要一個外置存儲器保存信息，采用可編程的串行配置器件EPC2.其供電電壓為3.3 V。OE和nCS引腳具有內部用戶可配置上拉電阻。FPGA的DCLK、DATA0、nCONFIG引腳信號均來自EPC2。系統上電后，首先FPGA初始化，nSTATUS、CONF_DONE置為低電平。nSTATUS置為低電平后復位，此時EPC2的nCE為低電平，因此選取EPC2，從而數據流從DATA引腳輸入到FPGA的DATAO引腳。配置完成后，FPGA將CONF_DONE置為高電平，而EPC2將DATA引腳置為高阻態。其FPGA配置電路如圖2所示。

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　　2.2 按鍵電路

　　圖3為一路按鍵電路，共60個按鍵(i=1～60)。由于外界環境復雜，按鍵引線長達6 m，保護二極管VDi：在外界干擾信號大于VCC時導通起到保護FPGA的作用。電阻Ri上拉限流，按鍵未閉合狀態下FPGA輸入引腳始終處于高電平。

　　3 FPGA內部邏輯設計

　　FPGA內部功能分為掃描模塊、編碼模塊、控制模塊以及同步FIFO RAM模塊，如圖4所示。

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　　圖4中，K1~K60為60個按鍵的輸入端，Scan為工作模式選擇信號，Ready為讀準備好信號，RdClk為讀時鐘信號，Data[7：0]為數據輸出，ModCtr為編碼模式控制信號，FIFOWEn為FIFO RAM寫使能信號，FIFOIn為FIFO RAM數據輸入，State為按鍵狀態掃描信號。其工作原理為：掃描模塊周期掃描按鍵狀態，其結果送入編碼模塊;編碼模塊根據模式控制信號ModCtr選擇編碼方式編碼，將其結果送入FIFO RAM;控制模塊產生對FIFO RAM的讀取控制信號;MCU可通過Readv、RdClk控制信號讀取Data[7：0]數據線上的按鍵編號和狀態數據。

　　3.1 掃描模塊

　　掃描模塊主要完成掃描按鍵狀態輸入和按鍵的軟件去抖動。掃描按鍵狀態輸入是以5 m8為周期掃描60個輸入引腳，將其結果存入60個兩位狀態移位寄存器。其代碼為：

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　　按鍵去抖有硬件和軟件2種實現方式。為了節省成本，充分發揮FPGA器件的功能，該系統設計采用軟件去抖。圖5為軟件去抖動流程。圖中State為2位狀態移位寄存器，初始值為0，TimeDelay為延時計數器。

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　　軟件去抖動過程說明：對狀態寄存器的2位數值做異或運算，即m=State_1 Xor State_2。若m=l，說明按鍵有動作，則令TimeDelay=1，啟動延時計數;若m=O，表明按鍵處于去抖延時或者平穩狀態。這時判斷TimeDelay，若TimeDelay=0，則按鍵處于平穩狀態;若0MaxDelay時說明按鍵已經平穩，將結果送入編碼器模塊。軟件去抖關鍵代碼如下：

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　　3.2 編碼模塊

　　以0、l表示按鍵通斷狀態，60個按鍵則需要8個字節;在實際中單鍵動作的概率遠遠大于多鍵同時動作的概率，若只對狀態發生變化的按鍵以8位編碼方式傳輸按鍵信息，則一個按鍵只需傳送一個字節，因此為盡可能地減少MCU的負擔，提高實時性，設計為只在按鍵發生狀態變化時才向MCU傳輸相應按鍵的編號和狀態數據。其編碼數據格式如圖6所示。

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　　狀態位lbit，0表示按鍵閉合狀態，1表示按鍵打開;數據6bits，即0X01~OX3C分別表示1~60個按鍵;lbit偶校驗位。這樣傳輸一次數據就可完成按鍵編號和狀態的傳輸。

　　編碼器采用連續和隨機2種工作模式。連續工作模式每次掃描后對所有按鍵依次編碼，并獲取所有按鍵的當前狀態;而隨機工作模式在每次掃描后只對狀態發生變化的按鍵編碼。

　　3.3 控制模塊

　　控制模塊完成MCU與FPGA之間的功能控制，有2個作用：一是根據Scan信號選擇編碼模塊的工作模式，二是產生FIFO RAM的讀取操作時序。

　　對于模式控制，Scan上升沿觸發控制模塊，使編碼模塊進入連續工作模式，掃描完成一周，控制模塊發送控制信號使編碼模塊進入隨機工作模式。

　　對于讀取數據，控制模塊根據FIFO RAM的Data[7：0]是否有數據，置位Ready信號。有數據，Ready為低電平;無數據，Ready為高電平。RdClk為讀取時鐘，相當于確認信號，每讀完一個數據，發送一個脈沖。

　　3.4 FIFORAM模塊

　　與MCU通信的接口種類很多，可選擇串口、I2C、并口等形式，應用中可根據MCU資源以及項目成本、進度等具體情況選擇最合適的一種方式。該系統設計利用同步FIF0 RAM并口傳輸。FIF0 RAM模塊采用EDA軟件庫中的標準模塊。

　　4 仿真結果

　　采用Altera公司提供的Quartus II仿真工具，其集成有與硬件實時操作相吻合的硬件測試工具。綜合仿真結果如圖7所示，系統時鐘SysClk為12 kHz，其仿真結果表明系統設計達到要求。

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　　5 結論

　　提出基于FPGA器件，VHDL語言描述的特殊鍵盤設計方案解決遠距離、分散、多鍵動作狀態識別問題，極大節省PCB面積和MCU的I/0端口資源。模塊中掃描延遲、掃描間隔等參數可根據系統需求靈活改變，FPGA器件使得電路功能的擴展方便，具有極高穩定性和靈活性。這一方案已在實際項目中應用，經現場驗證性能穩定可靠。