Aldec 多語言仿真器鎖定主流用戶

? Aldec 公司日前推出了一款新型 Active-HDL 多語言仿真器，定價為 1,995 美元，據(jù)稱仿真速度是 FPGA 廠家提供的 RTL 仿真器的兩倍。

??????? 據(jù)在內(nèi)華達(dá)州亨德森市工作的公司營銷副總裁 Dave Rinehart 稱，F(xiàn)PGA 廠商提供的單語言仿真器的售價一般低于1,000 美元，第三方仿真工具廠商提供的單機(jī)版多語言仿真器起始價通常高于 6,000 美元，而 Active-HDL Designer Edition 的定價介于二者之間。

??????? 對當(dāng)今的 FPGA 設(shè)計人員來說，在設(shè)計中混用 Verilog 和 VHDL IP 模塊是一種常見的做法。實際上，部分設(shè)計人員，特別是近期才專注于 ASIC 的設(shè)計人員，甚至有機(jī)會采用 SystemVerilog 或 SystemC 等更高級的語言來開發(fā)或運(yùn)用模塊。

??????? 雖然有很多翻譯器可以使用，但設(shè)計人員仍然需要使用仿真器，以便能夠處理混合使用的幾種最常見的語言。Aldec 的 Active-HDL Designer Edition 支持 VHDL、Verilog 和 System Verilog 設(shè)計文件的混合語言仿真。此外，該工具還支持 VHDL與 Verilog 加密 IP 以及 Xilinx SecureIP，并對 FPGA 設(shè)計尺寸與性能沒有限制。
??????? Active-HDL Designer Edition 是 Aldec 的 Active-HDL 產(chǎn)品線的簡化版本。Active-HDL 產(chǎn)品線運(yùn)行速度要比 Active-HDL Designer Edition 快幾倍，包含的功能也更為豐富，包括支持 SystemC、代碼覆蓋、設(shè)計規(guī)則檢查、DSP 建模以及驗證。Rinehart 表示，Aldec 在 Active-HDL Designer Edition 中添加了性能管理器，不過主流設(shè)計和驗證工程師們可根據(jù)需要選擇添加還是刪除這些高端功能。濾除這些較為新穎的功能還可以減輕 Aldec 支持人員的工作負(fù)擔(dān)，降低成本。

??????? Rinehart 相信，許多設(shè)計人員會對 Designer Edition 產(chǎn)生深刻的印象，他們會升級到該工具的完整版本，充分享受其高級特性集帶來的諸多好處。

??????? 單機(jī)版 (node-locked license) 和多機(jī)版 (floating license) 仿真器的定價分別為 1,995 美元和 2,495 美元，確實值得一試。如有意，敬請訪問下列網(wǎng)址：www.aldec.com/DesignerEdition。

Aldec 推出的 Active-HDL Designer Edition 鎖定廠商提供的單語言解決方案