對基于FPGA的作戰系統時統的研究與設計

O 引言

　　作戰系統時間的統一同步(時統)的重要性越來越得到重視，只有保證整個系統處在同一時間的基準上，才能實現真正意義上的以網絡為中心的信息戰、以精確制導武器系統對抗和以協同作戰方式為主的現代化戰爭。另外由于不同的作戰系統對時統有著不同要求，因此對時統接收處理模塊(簡稱時統模塊)有著較高要求。利用FPGA的強大功能及靈活性設計的時統模塊能夠很好地實現以上要求。

　　FPGA為大規模可編程邏輯器件，具有編程方便、集成度高、速度快等特點，可反復編程、擦除、使用，在不改變硬件設計的情況下，可實現不同的功能需求。在FPGA中可完成各種時統功能設計。

　　1 原理

　　目前時統模塊主要應用于Compact PCI(CPCI)系統，因此該時統模塊為CPCI總線模塊。其主要由總線橋接電路、FPGA、外圍接口電路部分組成，如圖1所示。接口電路采用MAXl490實現對時統輸入信號(授時信號)的接收及轉換。將差分信號轉換成TTL電平信號提供給FPGA處理，另外將FPGA輸出的TTL電平信號轉換成差分信號作為時統信號提供給其它設備。

　　橋接電路采用PCI9052，實現CPCI總線到局部總線的過渡，并將中斷信號通過CPCI總線的中斷信號線送給CPU主板。CPU主板收到時統模塊的中斷請求后，做出響應，系統軟件根據中斷響應輸出時間信息。

　　FPGA選用Altera公司MAX70O0S系列中的EPM7256SRl208—10，這是工業界中速度最快的高集成度可編程邏輯器件，具有5000個可用門和1256個宏單元，可滿足設計需要。設計中，FPGA實現了對TTL電平時統信號的各種處理，主要包括中斷控制、信號輸出、守時、時間精度等功能。見圖2所示。

　　下面具體介紹FPGA內部各主要功能的設計。

2 中斷控制

　　中斷控制部分主要包括脈沖識別、中斷源判斷等。為保證時統信號的準確識別，避免丟幀、誤判，需要對信號整形，適當展寬。在FPGA中利用反相器對信號整形，利用信號上升沿觸發D觸發器輸出高電平去提起中斷，在CPU主板響應中斷后，通過控制D觸發器清零端將輸出的高電平拉低。以此避免非正常情況的出現。

　　本模塊設計了4路時統接收電路，可同時采集4路外部授時信號，在同時工作的情況下，系統可得到4種不同的時間信息。因此，設計時需要能夠準確地識別4路不同的中斷源。CPCI系統只能分配給每個CPCI設備1個中斷號，使得各路中斷源都要通過這1個中斷號向CPU主板提起中斷。設計過程中可以利用FPGA內部寄存器來識別各路中斷源。見圖3所示。

　　4路信號用寄存器74373的低4位識別，在系統響應中斷后，隨即讀取寄存器，根據寄存器位的值，判斷是由哪路信號源提起的中斷。屏蔽信號用于系統關斷任一路中斷信號源，根據需要，可用軟件屏蔽l路或多路信號源，未被屏蔽的信號進入中斷產生器，輸出中斷信號，發起中斷申請。

　　3 守時設計

　　守時是指外部授時信號中斷或受阻時，模塊可以自行產生頻率相同且脈沖沿一致的信號維持系統時間信息。在外部授時信號正常時，由其發起中斷獲得系統時間信息，無外部授時信號時，需由模塊自行產生的信號自動接替外部授時信號的工作，同時用來維持時統信號輸出，保證全系統的時間不中斷。在FPGA中這部分功能由Verilog語言編寫實現。

　其中CLK(時鐘)、RST(復位)、A(外部授時信號)、B(自產生信號)為輸入信號。Y為輸出信號，即中斷信號。仿真結果如圖4所示。

　　4 時間精度

　　外部授時信號大多為1秒周期的秒脈沖信號，這時系統獲得的時間只能精確到秒。在需要獲得精確度更高的時間信息時，可利用FPGA中的計數器等來實現設計。見下面所示：

　其中clk(時鐘)、clk_20μs(20μs周期時鐘)、rst(復位)、int(外部信號)、cs(鎖存當前計數值)為輸入信號。count_out為輸出的16位二進制計數值(eount out[15．．0])。本功能能夠給出20μs精度的計數，在秒脈沖到來時(上升沿)產生中斷，同時啟動計數器，為20μs一次的計數，最大計數值為50000。計數值存入寄存器，可隨時讀取當前計數值，得出計數值后可換算成ms等其它值。其仿真結果如圖5所示。

　　5 結束語

　　利用FPGA完成了作戰系統對時統模塊功能要求的設計，經在工程項目中使用驗證，其功能完全滿足要求。設計中使用的FPGA(EPM7256SRl208一lO)是一種高性能的CMOS EEPROM器件，通過4個引腳的JTAG接口能夠進行在線編程，在開發過程中實現了快速有效的重復編程。借助其可重復編程使用的靈活性，通過改寫FPGA內部邏輯來實現不同的功能需求，避免了硬件的重復設計，縮短了設計周期，適應了發展的需要。

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