基于CPCI總線的通用FPGA信號處理板的設計

?隨著雷達信號處理技術的不斷發展以及現代國防對雷達技術的需求，系統對雷達信號處理的要求也越來越高，需要實時處理更加龐大的數據。先進的雷達信號處理設備不僅要求性能高、功能多樣化，而且要求信號處理設備的研制、裝備周期短，能保持與國際先進水平同步發展。因此有必要發展一種可重構、可擴展的通用信號處理系統，能將雷達信號處理模塊化、標準化、通用化。這樣，一方面可以通過硬件擴展來適應信號處理規模的變化，另一方面可以通過靈活的軟件編程來實現各種信號方式和各種復雜算法。FPGA在雷達信號處理中比DSP更具有優勢，主要體現在以下幾點：(1)專用設計的硬件電路實現數字信號處理算法可以最大限度地利用其并行性，可以達到比采用DSP處理器串行運算高得多的運算性能，實時性更強；(2)一些新型的FPGA可以實現大量的片內RAM，可以在傳統的DSP系統不能達到的高數據率下實現數據的傳輸和存儲等操作；(3)功耗更低。文中采用Ahera公司最新、具有最佳性能、最大密度和最低功耗的高端FPGA StratixⅢ設計了基于CPCI總線的通用FPGA信號處理板，并在某雷達系統中進行了實際應用。

1 系統實現
??? 系統可以同時對8路模擬信號進行處理，也可以同時對8路數字信號進行處理，兩種工作模式通過外部控制信號來進行自適應選擇，系統框圖，如圖1所示。

??? 選用Altera公司65 nm工藝的高端FGPA產品StratixⅢ系列的EP3SE1 10F1 152C4，StratixⅢ在功耗、性能、易用性和成本等4大方面均有改善，其中可編程功耗技術能夠在大幅降低功耗的同時達到高性能要求。與前一代90 nm工藝的Stratix II器件相比，硬件體系結構提升和Quartus II軟件改進使StratixⅢ功耗降低了50％，同時性能提高25％，密度則是前者的兩倍。每一片EP3SE110F1 152C4同時對兩路信號進行實時處理，它內含448個18×18的定點硬件乘法器，85 200個自適應邏輯單元，以及8 MB的內嵌RAM，如此豐富的硬件資源使得利用FPGA來實現雷達信號處理成為了可能，系統硬件總體結構，如圖2所示。

??? 8路模擬信號通過8路A／D送到FPGA，8路數字信號通過CPCI接口送到FPGA進行信號處理，控制信號通過CPCI接口送到FPGA。信號處理的結果通過PCI9054送到CPCI接口，直接在計算機上對數據進行分析和處理，通過CPCI接口把數據送到后端進行信號處理，同時通過兩路D／A觀察和分析。

2 通用FPGA信號處理板的在某雷達系統中的應用
2．1 通用信號處理板實現數字下變頻
??? 數字下變頻是雷達信號處理中的關鍵技術之一，通常采用低通濾波法來實現數字下變頻，低通濾波法包括正交插值、低通濾波和抽樣3個部分。數字下變頻的算法框圖，如圖3所示。模擬信號經過A／D正交采樣后分別與余弦模塊和正弦模塊進行點乘，實現正交變換，然后I、Q兩路數據各自經過低通濾波器，最后抽樣輸出。

??? 圖4為數字下變頻算法的FPGA實現框圖，主要分為3模塊：數據轉換模塊、FIR模塊和抽樣模塊，其中數據轉換模塊實現乘法運算，當外部數據進來時根據不同時刻輸出不同的數據，主要包括原值、原值取反和0。

??? 輸入時寬帶寬積為1 028的線性調頻信號，系統實測I路Q路波形，如圖5所示。

2．2 通用FPGA信號處理板實現大時寬帶寬積數字脈沖壓縮
??? 數字脈沖壓縮(Digital Pulse Compression，DPC)處理是指對雷達接收機接收的雷達回波經過A／D采樣后，對數字信號進行脈沖壓縮處理。數字脈沖壓縮的實現可分為兩種：時域法和頻域法。時域處理是指雷達回波序列x(n)與匹配濾波器的系數h(n)做卷積運算。此時匹配濾波器的輸出為
???

??? 參與脈沖壓縮的信號和匹配參數都是復數，因而時域處理是一個復數卷積過程，卷積過程也就是乘一累加(Multiply-Accmulate，MAC)的過程。
??? 對于脈沖壓縮系統而言，通常需要處理線性調頻信號、非線性調頻信號。對線性調頻和非線性調頻信號，其匹配濾波器系數均可設計成對稱形式，通過使用對稱結構的FIR濾波器結構，在數據和系數相乘之前，完成數據的相加，乘法的運算量減少N／2次，大大節省了乘法器資源。結構框圖，如圖6所示。

??? 由于FPGA中乘法器資源非常寶貴，為了提高乘法器資源的利用率，采用時分復用的方法，考慮只用一個乘法器，對其進行時分復用。在不需要較高采樣速率的系統中，這種結構可以做到實用高的性價比。在設計濾波器時，根據實際情況靈活地選擇乘法器的復用次數Ⅳ和采樣頻率。從上次加法運算結束到這次加法運算開始的時間間隔內，乘法器應完成N次乘法運算，也就是實現了一次卷積運算，這樣就只需要一個乘法器，其時序關系，如圖7所示。

??? 時分復用結構框圖，如圖8所示。

??? 根據FPGA的速度等級和數據的采樣頻率，選擇乘法器的復用次數為40。利用StratixⅢ的專用增強型鎖相環(Enhanced PLL)的倍頻功能，生成一個40倍采樣頻率的時鐘作為乘法器的時鐘，使乘法器在一個穩定的數據周期內完成40次乘法運算。每40階作為一個乘累加單元，分別處理，最后對各單元結果求和。每個單元使用兩個40選1的選擇器，一個選擇參與運算的數據，另一個選擇參與運算的相應匹配系數，數據和系數同時送到乘法器內，完成運算后，送到累加器中，每完成40次乘法，鎖存累加結果yk(n)，各級的yk(n)相加，得到最終的脈壓結果y(n)。通過時分復用技術，乘法器的數量只需原來的1／40。

輸入時寬帶寬積為1 028的線性調頻信號，系統實測脈壓實部虛部以及模值，如圖9所示。

??? 把實測數據導人Matlab進行分析，得到主副比為-42．38 dB，滿足了系統的要求，如圖10所示。

??? 通用信號處理板實物圖，如圖11所示。

3 結束語
??? 文中設計的基于CPCI總線的通用FPGA信號處理板，具有龐大的數據處理能力和高實時性，在實際應用中實現了數字下變頻，大時寬帶寬積數字脈沖壓縮等功能。不用過多考慮硬件設計問題，只要根據通用信號處理板上的資源情況，將設計任務合理地配置到板上各處理單元中，就可提高系統的可靠性，縮短設計周期。這對于數據處理要求高、實時性強、數據量大、處理算法復雜多變的雷達信號處理系統，有著重要的實際意義。