【摘　要】　介紹了應用ISP芯片實現數字系統的方法，并以周期信號測試儀的設計為例，說明了基于可編程邏輯器件的數字系統設計的特點。
??? 關鍵詞：可編程邏輯器件，周期信號測試儀，ISP芯片，自頂向下

1　引　言
　　周期信號測試儀是直接用十進制數字來顯示被測信號周期的一種測量裝置，它可以測量正弦波、矩形波、三角波等信號的周期。傳統的設計是采用標準邏輯器件（如TTL74系列、CMOS4000系列），再由這些器件和其他元件自上而下組成數字系統，所用的元器件數量較多、體積大、功耗高、且可靠性差。本文采用現今流行的自頂向下（Top－Down）的設計方法，設計中選用Lattice公司生產的在系統可編程器件ispLSI1016，以周期信號測試儀電路系統的開發設計為例，說明在系統可編程邏輯器件實現數字系統的具體方法。
2　周期信號測試儀的工作原理及設計方案
2．1　工作原理
　　周期信號測試儀的基本原理是在被測信號的一個完整周期內，對標準時鐘脈沖進行計數。考慮到測試的準確性，被測信號的周期應遠大于標準時鐘脈沖的周期。假設標準時鐘脈沖周期為1μs，則計數器在被測信號的一個周期內的計數值，就是被測信號的周期，單位為1μs。
2．2　測試儀的原理框圖
　　周期信號測試儀的原理框圖如圖1所示。測試儀主要由五位十進制計數器、閘門控制電路和譯碼
顯示電路等組成。圖1中，S為被測信號，ST為啟動信號，CLK為標準時鐘脈沖。 3　Top-Down模塊設計
　　本設計采用模塊化設計方法，以原理圖與ABEL－HDL語言混合輸入方式實現設計。其中，控制電路模塊名為GCOL，采用原理圖方式輸入；計數器模塊名為COUNT，采用五個模10計數器級連實現，模10計數器采用ABEL－HDL語言方式輸入；譯碼顯示電路模塊名為ALLOC，將計數器的計數值以掃描的方式在數碼管中顯示出來，采用ABEL－HDL語言方式輸入。圖2是周期信號測試儀的頂層原理圖。
3．1　控制電路設計
　　控制電路的底層原理圖如圖3所示。在被測信號ST發出后，被測信號S的第一個下降沿使G端輸出高電平，閘門開啟，允許標準時鐘脈沖通過，計數器開始計數。當被測信號的下一個下降沿到來后，
G端輸出低電平，閘門關閉，計數器停止計數。
3．2　計數器設計
　　為了便于譯碼顯示，計數器輸出8421BCD碼共五位（為了使低頻范圍內的信號均能得以測量）最大計數值為99999，用五個十進制遞增計數器級連實現，如圖4所示。設標準時鐘脈沖的周期為Tcp，則被測信號的最大測量周期Tmax＝99999Tcp。
　　采用ABEL－HDL語言設計十進制遞增計數器，其中，CP為計數器的計數脈沖，由通過閘門的標準時鐘脈沖提供，RD為計數器清零信號，由系統的啟動信號ST提供。模10計數器的ABEL源文件清單如下：


3．3　顯示模塊設計
　　顯示模塊用來將五位十進制計數器的計數值輸出至LED數碼管進行顯示。于是，首先要完成BCD／七段碼的譯碼。為了節省可編程邏輯器件的I／O資源（這在復雜數字系統設計時尤為重要），5個數碼管采用掃描顯示的形式，即一次只驅動一位數碼管顯示，5個數碼管輪流顯示，只要掃描的速度足夠快，由于視覺滯留的存在，眼睛就察覺不出閃爍。
??? 顯示模塊用ABEL語言描述如下：

　　

??? 對各資源文件從底層至頂層逐個編譯、調試之后，得到控制電路和計數器輸出的仿真波形，如圖5所示。圖中，SBusi（i＝1、2、3、4、5、6）是選用總線方式顯示的計數器輸出，G為閘門信號。由圖可見，ST為高電平時，系統清零。接著，被測信號S的下降沿使閘門開啟，G＝1，計數器開始計數，直至被測信號S的下一個下降沿，計數器才停止計數，并保持測量結果。圖中，SBus5為計數器萬位，SBus4為計數器千位，SBus3為計數器百位，SBus2為計數器十位，SBus1為計數器的個位，SBus6為計數器總線輸出。
4　結束語
　　用可編程邏輯器件設計的數字電路系統具有電路簡單、體積小的突出優點。若將本設計中的閘門信號G換成高電平寬度為1秒的脈沖，而將時鐘脈沖CLK輸入端換成被測信號輸入，便能得到被測信號的頻率。利用CPLD／FPGA器件設計數字系統的最大特點，是實現了硬件設計的軟件化，使得設計難度降低，修改十分方便，大大縮短了產品的開發設計周期。

1　付家才．EDA原理與應用．北京：化學工業出版社，2001
2　徐志軍．大規模可編程邏輯器件及其應用．成都：電子科技大學出版社，2000　　
3　閻　石．數字電子技術基礎．北京：高等教育出版社，1998