基于TMS320C6414 DSP處理器實現通用FPGA測試平臺的搭建

1 引言

隨著通信系統向高速度、低功耗、低電壓和多媒體、網絡化、移動化方向的發展，其對電路的要求日益提高，傳統的單一功能的集成電路技術已經無法滿足需要。而FPGA由于其固有的特性，被日益廣泛的應用于通信系統中。FPGA可以方便的修改邏輯結果，完成對系統和設備的升級，以便迅速適應市場的變化；同時，FPGA可以支持多種通信協議和接口標準，并可以隨著標準和協議的演變而方便的改變。

在結束對算法的代碼編寫以后，為了驗證設計的正確性與可靠性，通常采用邏輯分析儀進行測試，測試的流程如下：

編寫模塊代碼-》產生需要的激勵-》將所需激勵變成數據文件存儲到FPGA的內部RAM中-》連接邏輯分析儀進行測試。

該方法主要缺點是：

1）器件存儲器容量很有限，無法滿足通信系統數據量大這一要求。以802.16e MIMO 2x2無線通信系統的信道估計算法為例，存儲一個下行數據幀的信道值約需要3，500Kbit，就目前高性能FPGA的存儲能力而言是難以完成的。例如Xilinx公司最先進的XC2V8000型FPGA僅有3，024Kbit的存儲空間。

2）對于高速率的系統，現有的數字電路測試工具（如邏輯分析儀等）無法同時存儲長時間的數據。較新型的邏輯分析儀，如Tektronix公司的TLA700系列，也僅能存儲2ms內的測試數據，通信系統的數據傳輸一般以幀為單位，為了對通信系統進行完整的測試，常常需要同時觀測一幀內所有的數據，仍然以802.16e MIMO 2x2無線通信系統為例，一幀的時間長度為5ms，普通的邏輯分析儀無法滿足上述無線通信系統的測試需要。

為了能夠發揮FPGA處理速度快的優勢同時克服其測試上存在缺陷，本文介紹了一種硬件測試平臺的設計方案。該平臺由DSP 處理器和FPGA芯片通過通信接口連接而構成，通過控制模塊可以觀測算法測試的結果并且能對測試的過程進行控制。由于DSP可以及時將測試結果導入PC主機，從而解決了大數據、長時間測試困難的問題。除此，該測試平臺不僅可以應用于算法的硬件測試，由于其解決了DSP與FPGA接口通信困難的問題，實現了處理器間高速率的通信，通過小的改動可以將該平臺擴展，應用于通信系統的設計。

2 硬件測試平臺的設計

2.1. 平臺硬件結構及模塊功能描述

平臺的實現采用Xilinx公司的XC2V6000 FPGA芯片和TI公司的TMS320C6414 DSP處理器。底層的物理接口使用C6414的外部存儲器接口（External Memory Interface，以下簡稱EMIF），在數據傳輸時采用異步工作方式。測試控制模塊、接口控制模塊均在FPGA中完成。DSP的直接存儲器訪問（Extended Direct Memory Access，以下簡稱EDMA）控制器，負責EMIF接口的數據傳輸。DSP與PC主機的交互通過JTAG口完成。

平臺的模塊化設計如圖1：

硬件測試平臺在FPGA中處理待測算法。測試控制模塊向上控制算法運行的開始、結束，向下控制何時需要導入新的測試數據、何時需將處理結果導出至DSP。接口控制模塊受控于測試控制模塊，完成接口的時序控制和匹配。DSP處理器負責存儲測試數據和處理結果并將數據導入PC主機，同時DSP還負責向FPGA和外部擴展存儲器提供無縫接口。

該硬件平臺的優勢在于依托PC主機海量的存儲空間，可以無限制的增大測試的數據量和測試時間，使得硬件平臺下算法的測試不再受器件存儲大小的限制。

平臺對于不同的算法具有通用性。在FPGA中，無需重寫接口控制模塊和測試控制模塊，就可以完成針對不同算法的硬件測試。在DSP端，其對存儲器件和接口時序的控制對于具體算法來說是透明的，不同的算法測試不要求DSP中的模塊作任何修改。

2.2. DSP端的配置

2.2.1. EMIF接口的配置

C64x系列DSP對外部存儲器件提供了無縫接口，該接口數據總線寬度為64bit，同時也提供對32bit/ 16bit/ 8bit 的讀寫支持。

異步讀寫模式

C64x異步接口時序的可編程性高，使用靈活，可以適應不同的設計需要，故平臺的接口傳輸采用異步模式。異步模式每個讀/寫周期由3個階段構成：建立時間（Setup）、觸發時間（Strobe）、和保持時間（Hold）。其中建立時間是指從存儲器訪問周期開始到讀/寫選通有效之前；觸發時間為讀寫選通信號自有效到無效的時間段；保持時間指從讀/寫信號無效到該次訪問周期結束。該模式可穩定工作在50MHz的外部時鐘下，其最大的數據速率為1.6Gbit/s。下圖給出了一個典型寫操作時序的例子：

圖中，當觸發時間開始時，異步寫使能在觸發時間開始時有效，在保持時間開始時無效，在有效期內完成一次異步寫操作。

控制寄存器配置［4］

異步模式下，C64x EMIF接口時序由全局控制寄存器（Global Control Register）GBLCTL和一組存儲器映射的寄存器CExCTL進行控制與維護，詳細的配置情況如下表：

2.2.2. EDMA控制器的使用

在系統中使用硬件中斷啟動DSP的EDMA，并由EDMA控制器控制EMIF接口接收或發送數據，就可以實現FPGA與EMIF接口間的數據傳輸。

EDMA控制寄存器設置

數據傳輸開始前必須完成一系列控制寄存器的設置。首先是事件寄存器ER（Event Register），通過對某些比特位置“0” ，該寄存器負責捕獲相應比特位代表的中斷事件；進一步設置事件使能寄存器EER（Event Enable Register），控制每一事件的使能/禁止，設置方法與ER相同。

通道參數RAM配置

對于每一條通道，為了使數據符合設計的傳輸格式，必須對該通道的參數RAM寫入一定的控制字。

2.2.3. DSP與主機的通信方式

平臺使用DSP開發工具CCS（Code Composer Studio）集成的數據導入/導出功能實現DSP與PC主機間的數據傳輸。

在一次測試開始前或結束后，需要由PC主機導入新的測試數據或向主機導出處理結果，而數據導入/導出功能則是由CCS內部的探針（Probe）實現的。通過在代碼中插入探針，并將數據文件與相應探針關聯，CPU運行至探針所在代碼處便會通過JTAG控制器自動完成數據IO的功能。使用DSP的JTAG接口與PC主機通信，能在測試過程中及時的更新輸入數據或將運算結果，從而解決了傳統方法無法完成大數據量、長時間硬件測試的問題。

2.3. FPGA端的配置

FPGA對于測試過程的控制可以表示為一*狀態的狀態機，其工作原理可以表述為以下過程：

① 等待狀態：FPGA發送GPIO中斷，告知DSP端將測試數據導入；

② 接收狀態：在此狀態下，FPGA接收來自EMIF接口的測試數據，并且通過計數器判斷數據是否接收完畢，如完畢，轉入算法處理狀態，否則重復接收；

③ 發送狀態：類似接收狀態，FPGA向DSP發送處理結果，如完畢轉入下一等待狀態，否則返回發送狀態；

④ 算法處理狀態：此狀態下，FPGA處理待測算法，由于收發狀態的轉移均有FPGA控制，故此狀態不可能被新的收發狀態打斷；處理完畢后，轉入發送狀態；

狀態轉移圖如下：