然而，FPGA并不是萬能的。相對于串行結構處理器，其設計的靈活性是以工作量的增加為代價的。FPGA與ARM、DSP（如下圖所示）的比較如下。

第一，從語言本身的差異來看，基于Verilog HDL和VHDL的硬件語言與C/C++相比，在代碼靈活性、開發效率等方面還有較大差距。通常一段十幾行的C語言代碼使用硬件語言實現后，代碼量會增加到幾十行之多。同時，在進行硬件語言描述時，一個合格的FPGA工程師不僅要實現相應的邏輯功能，還要在頭腦里浮現編寫的代碼所生成的邏輯結構，并考慮到門延時對系統時序的影響。這樣才能夠設計出穩定高效的邏輯結構，減少后期時序調整的工作。

第二，從資源配置來看，ARM、DSP等處理器集成了運算單元、存儲單元及大量的總線接口，工程師通過正確配置各個寄存器參數后即可使總線接口工作在相應的模式下。而FPGA內部為大量邏輯資源，總線接口需根據需要自行設計，其內部僅有部分專用模塊，如PLL、DSP單元等。由于在一個由FPGA搭建的系統中，眾多接口需要自行設計，因此會占用開發者大量的時間。

第三，從工作頻率來看，ARM、DSP等處理器采用的是成熟的內核結構，具有較好的時序特性，其最高頻率通常為600MHz～1.25GHz。為提高處理能力，TI等芯片廠商采用多核的設計方式，設計了具有8核DSP、8核ARM的處理器，每個核心的最大工作頻率可 達1.25GHz，通過設置可以開啟和關閉其中的內核來靈活地協調功耗與處理能力之間的矛盾。目前TI公司正在設計具有8核ARM+8核DSP的處理器，來滿足高速系統中集中運算的需求。而在FPGA的設計中，不同的系統具有不同的最高工作頻率，該頻率可以在編譯報告中獲得。對于Altera公司的FPGA，通過TimeQuest工具調整時序，可以提升設計工程的最高頻率。一個具有良好設計的FPGA工程的最高頻率可達150MHz以上。

第四，從執行方式來看，基于嵌入式平臺的C/C++語言在已有的硬件結構中執行，只需正確配置相關寄存器即可。而使用硬件語言的設計需自行設計硬件結構，在生成結構前還要經過前仿真、綜合、布局布線、后仿真等步驟，開發周期較長。這一情況在較為復雜的FPGA工程設計中尤為嚴重。例如，一個添加了4個DDR2的IP的工程在i5處理器、4G內存的計算機上，編譯時間甚至在20min以上。

第五，從算法應用來看，ARM、DSP等處理器中集成了加法器、乘法器等運算單元，尤其是在DSP中，可以在一個周期內進行8×8位甚至16×16位的乘法運算。同時，這些處理器還支持浮點運算能力。而FPGA對這部分運算并不擅長，即使在較為簡單的加法運算中，若進行加法的兩個數據具有較高的位寬，由于傳統的加法中的進位方式是串行結構，所以在其生成的結構中會產生較長的門延時，從而會降低時序的余量，甚至會降低系統編譯后的最高工作頻率。

第六，從算法設計來看，在ARM、DSP等處理器中設計算法前，需要提前構思算法的流程圖，然后進行代碼的編寫。而在FPGA設計中，主要包含三種設計方式：面向狀態的設計，面向活動的設計和面向結構的設計。