0 引言

隨著電力電子技術(shù)的不斷發(fā)展以及工業(yè)用電設(shè)備對電能質(zhì)量需求的不斷提高，越來越多的復(fù)雜拓?fù)浣Y(jié)構(gòu)、大容量系統(tǒng)、高安全穩(wěn)定性的電力電子設(shè)備得到研究并應(yīng)用到眾多實(shí)際工程實(shí)踐。針對多種電力電子拓?fù)浣Y(jié)構(gòu)不同工程應(yīng)用實(shí)際，其相應(yīng)的控制、保護(hù)系統(tǒng)同樣越來越趨于復(fù)雜化和多樣化。先進(jìn)處理器的控制系統(tǒng)是現(xiàn)代電力電子設(shè)備的核心部件［1-3］，以 DSP 為代表的傳統(tǒng)處理器控制系統(tǒng)在中低壓電力電子設(shè)備控制和保護(hù)中已有廣泛的應(yīng)用，并且取得了良好的控制效果。但在高壓大功率電力電子設(shè)備控制系統(tǒng)的應(yīng)用上，傳統(tǒng) DSP 控制器還存在不足。首先是 AD 采樣通道和 PWM 信號輸出通道數(shù)量有限，難以滿足拓?fù)浣Y(jié)構(gòu)復(fù)雜的大功率電力電子設(shè)備的檢測和控制要求；其次是由于 DSP 芯片在運(yùn)行中復(fù)位在所難免，復(fù)位期間無法對電力電子設(shè)備進(jìn)行有效控制與保護(hù)；最后是傳統(tǒng) DSP 控制器無法對輸出 PWM 信號進(jìn)行有效檢測與識別，且 PWM 信號出錯后無法立即采取閉鎖等保護(hù)措施。

然而，DSP 作為專門用于數(shù)字信號處理的微處理器，在條件進(jìn)程、復(fù)雜的多算法計(jì)算方面具有獨(dú)特優(yōu)勢［4-5］，可以在控制系統(tǒng)中增加 FPGA 和 CPLD 彌補(bǔ)其不足［6-8］。FPGA 具有強(qiáng)大的并行處理能力和多時鐘頻率等優(yōu)點(diǎn)［9-10］， 能完成復(fù)雜的時序邏輯設(shè)計(jì)，實(shí)現(xiàn)高速、高頻的 AD 采樣和 PWM 信號輸出控制及通道擴(kuò)展［11-12］。而 CPLD 則可高速檢測 PWM 輸出信號并且在 PWM 信號出錯故障情況下瞬時啟動系統(tǒng)閉鎖功能，提高系統(tǒng)控制的可靠性［13-14］。因此，將 DSP、FPGA 和 CPLD 高效結(jié)合并以此來設(shè)計(jì)控制系統(tǒng)，對高壓大功率電力電子設(shè)備進(jìn)行可靠、全面的控制和保護(hù)具有重要意義。

基于上述背景，本文提出一套適用于高壓大功率電力電子設(shè)備通用型控制控制器。該控制器采用主控制板與其他插件板相分隔的分板塊硬件系統(tǒng)結(jié)構(gòu)，結(jié)合了 DSP、FPGA、CPLD 各自性能特點(diǎn)的同時兼顧了通用性；提出了多時間尺度控保融合的軟件設(shè)計(jì)方案，分別從系統(tǒng)級、器件級、信號級三個層面實(shí)現(xiàn)對設(shè)備的控制和保護(hù)，以滿足眾多高壓大功率電力電子設(shè)備對控制與保護(hù)的要求。

1 系統(tǒng)整體方案設(shè)計(jì)

針對高壓大功率電力電子設(shè)備的安全可靠性要求較高、控制算法較為復(fù)雜、控制與檢測信號量較多等特點(diǎn)，本文以 DSP+FPGA+CPLD 為核心，結(jié)合高性能外圍器件和高速接口，設(shè)計(jì)了一種主控制器與外圍插件板分離的硬件方案。

該系統(tǒng)集高速算法運(yùn)行、快速輸入輸出接口、多時間尺度控保融合于一體，對不同結(jié)構(gòu)和功率等級電力電子裝置的算法執(zhí)行、繼電保護(hù)配置都有較強(qiáng)的適應(yīng)性。基于 DSP+FPGA+CPLD 的電力電子設(shè)備通用控制器系統(tǒng)方案如圖 1 所示。

2 系統(tǒng)硬件設(shè)計(jì)方案

2.1 系統(tǒng)主要器件選型

控制器系統(tǒng)選用高性能器件提高電力電子設(shè)備控制的高效性和安全可靠性，同時結(jié)合拆分板塊的結(jié)構(gòu)設(shè)計(jì)增加系統(tǒng)應(yīng)用的通用性。其中，DSP 采用 TI 公司的高速浮點(diǎn)型芯片 TMS32028335，其具備最高 150 MHz 主頻、32 位高精度浮點(diǎn)處理單元、6 通道直接存儲器訪問通道（DMA）、充足的 RAM 和 Flash 存儲容量、程序與數(shù)據(jù)分離的哈佛流水結(jié)構(gòu)，可以滿足大多數(shù)電力電子設(shè)備的算法運(yùn)算需求；FPGA 采用 Xilinx 公司 Spartan6 系列的 XC6SLX45T，其擁有 43 661 個邏輯單元、54 576 個觸發(fā)器、最大 358 個用戶 I/O 引腳數(shù)、最大 2 088 Kb 的 Block RAM 模塊，方便實(shí)現(xiàn)接口擴(kuò)展與采樣控制；CPLD 選擇 Xilinx 公司的 XC95144，其包括最快 111 MHz 的時鐘頻率、最大 133 個用戶 I/O 引腳、7.5 ns 的管腳相對延時、片內(nèi)編程信息斷電不丟失等特點(diǎn)，能夠較為可靠地完成電力電子設(shè)備 PWM 信號的檢測與故障閉鎖功能；AD 采樣芯片采用 Analog Device 公司的 AD7606 芯片，其參數(shù)為：8 通道 16 位采樣精度和 200 kS/s ADC，可以滿足絕大部分電力電子設(shè)備的信號采樣精度需求。

2.2 系統(tǒng)板塊功能介紹

由圖 1 可知，控制器主要分為包含 DSP、FPGA 和 CPLD 的主控制板，PWM 輸入和輸出的 PWM_I/O 板，A/D 轉(zhuǎn)換和 D/A 轉(zhuǎn)換的 AD/DA 板，開關(guān)量輸入和輸出的開關(guān)量 I/O 板，包含多個開關(guān)電源模塊的電源板，以及負(fù)責(zé)上述各個板塊間連接的母板幾部分。其中，各個功能板塊電路模塊設(shè)計(jì)固定，除主控制板、電源板和母板外，PWM_I/O 板、AD/DA 板、開關(guān)量 I/O 板均可根據(jù)控制對象需求進(jìn)行板塊數(shù)量增加。

主控制板為整個控制器核心。其中 DSP 及其相應(yīng)外圍電路實(shí)現(xiàn)復(fù)雜控制算法執(zhí)行、事件記錄、與上位機(jī)通信、D/A 轉(zhuǎn)換輸出以及部分開關(guān)量輸入輸出等核心控制與系統(tǒng)級保護(hù)功能；FPGA 及其相應(yīng)外圍電路主要控制高速 A/D 采樣與轉(zhuǎn)換、PWM 信號的發(fā)生以及 PWM 信號的輸出與接收等器件級控制功能；CPLD 及其相應(yīng)外圍電路完成對 FPGA 產(chǎn)生的 PWM 信號的高速檢測，并在 PWM 信號輸出正確時輸出使能信號完成 PWM 信號向開關(guān)器件的傳輸，否則閉鎖 PWM 信號輸出，并向 FPGA 和 DSP 進(jìn)行反饋，F(xiàn)PGA 停止 PWM 信號發(fā)生和輸出，DSP 進(jìn)行事件記錄并輸出告警信號。主控制板是整個控制器實(shí)現(xiàn)對電力電子設(shè)備的多時間尺度控保融合的核心板塊。圖 2 所示為控制器控保融合方案設(shè)計(jì)。

PWM_I/O 板是控制器輸出核心控制信號的轉(zhuǎn)換通道。其中光纖發(fā)射器 HFBR1528T 及其相應(yīng)外圍電路完成將 FPGA 輸出的 PWM 電信號轉(zhuǎn)換成 PWM 光信號，并在收到輸出使能信號后向開關(guān)器件驅(qū)動電路輸出 PWM 光信號；光纖接收器 HFBR2528R 及其外圍電路則負(fù)責(zé)將接收到光信號轉(zhuǎn)換成電信號，并輸入值 FPGA。PWM_I/O 板是控制器實(shí)現(xiàn) PWM 信號的輸出、檢測以及故障閉鎖的關(guān)鍵板塊。

AD/DA 板為控制器關(guān)鍵控制信號與反饋信號的變換通道。其中由二極管、電阻、電容、放大器構(gòu)成的濾波及運(yùn)放電路實(shí)現(xiàn)對外部傳感器輸入的電壓信號的濾波與放大，將帶采樣信號變換為 0~±10 V 的電壓信號，并輸入至主控制板；同樣由二極管、電阻、電容、放大器構(gòu)成的運(yùn)放電路實(shí)現(xiàn)對主控制板產(chǎn)生的小功率模擬信號進(jìn)行放大并輸出。AD/DA 板是控制器實(shí)現(xiàn)閉環(huán)控制的關(guān)鍵環(huán)節(jié)。

開關(guān)量 I/O 板是控制器與緊急停機(jī)、設(shè)備狀態(tài)指示燈等外部開關(guān)量相連接的通道。當(dāng)外部開關(guān)量信號輸入控制器時，經(jīng)板上 TLP521 光電隔離模塊后轉(zhuǎn)換小電量信號輸入主控制板；當(dāng)控制器開關(guān)量信號輸出時，經(jīng)板上繼電器模塊控制外部器件。

電源板是將外部輸入 220 V AC 電源轉(zhuǎn)換成其他板塊所需要的 5 V、±15 V、24 V 等直流電源的模塊。外部 220 V AC 電源輸入控制器時，經(jīng)板上雙節(jié)電磁干擾（Electromagnetic Interference，EMI）濾波器濾除高次諧波后，輸入給板上各個開關(guān)電源模塊轉(zhuǎn)換成相應(yīng)的直流電源。

母板是將上述各個板塊進(jìn)行有效連接的板塊。母板與其他板塊之間采用 96 pin 歐式連接器進(jìn)行連接。母板的存在使得當(dāng)控制器應(yīng)用于需求不同的電力電子設(shè)備時只需重新設(shè)計(jì)母板進(jìn)行直接擴(kuò)展 PWM_I/O 板、AD/DA 板、開關(guān)量 I/O 板操作。

3 系統(tǒng)軟件設(shè)計(jì)方案

控制器系統(tǒng)根據(jù) DSP、FPGA、CPLD 各自特點(diǎn)，采用了基于 DSP 的毫秒級控保方案、基于 FPGA 的微秒級控保方案和基于 CPLD 的納秒級保護(hù)方案相融合的多時間尺度一體化軟件設(shè)計(jì)。

3.1 DSP 軟件設(shè)計(jì)

DSP 軟件主要完成電力電子設(shè)備核心算法運(yùn)算、與上位機(jī)通信以及事件記錄等功能，其程序可分為主程序部分和定時中斷服務(wù)子程序部分。

主程序包括初始化和主循環(huán)兩大部分。控制器上電或復(fù)位后，首先執(zhí)行串口和數(shù)組初始化程序，然后進(jìn)行開關(guān)量自檢和 AD 通道的自檢。若自檢正常則進(jìn)行初始化定時器操作，否則執(zhí)行故障處理程序，并輸出告警信號。初始化完成后進(jìn)入主循環(huán)程序，主要包括與上位機(jī)通信、看門狗設(shè)置、等待設(shè)備運(yùn)行等流程。DSP 軟件主程序流程如圖 3 所示。

中斷程序主要完成中斷自檢、對來自 FPGA 的 AD 采樣值讀入與平均值計(jì)算、開關(guān)量讀入、通信定值轉(zhuǎn)換、保護(hù)程序執(zhí)行、控制算法運(yùn)算、波形參數(shù)（占空比或正弦波）輸出以及事件記錄。中斷程序的執(zhí)行周期可根據(jù)實(shí)際設(shè)備需求進(jìn)行修改。DSP 中斷程序流程如圖 4 所示。

3.2 FPGA 軟件設(shè)計(jì)

FPGA 軟件主要為基于多時鐘頻率下并行處理的高速 AD 采樣控制和 PWM 信號的輸出全數(shù)字化實(shí)現(xiàn)。

基于芯片 AD7606 采樣轉(zhuǎn)換時序的 AD 采樣控制主要包括 AD 同步信號生成、AD 復(fù)位信號生成、AD 轉(zhuǎn)換信號生成、AD 轉(zhuǎn)換完成信號輸出、AD 信號讀取等流程。圖 5 所示為以 FPGA 主頻 40 MHz、10 kHz 采樣頻率為例的 AD 轉(zhuǎn)換信號生成流程圖。

PWM 信號輸出數(shù)字化實(shí)現(xiàn)方法為：利用計(jì)數(shù)器累加完成同步信號 PWMSNYC 的發(fā)生，同步信號的頻率為電力電子設(shè)備的開關(guān)頻率。同步信號的數(shù)字化生成及其軟件仿真結(jié)果如圖 6 所示。

3.3 CPLD 軟件設(shè)計(jì)

CPLD 軟件主要是對 FPGA 生成的 PWM 信號進(jìn)行高速檢測，并在故障時進(jìn)行閉鎖。具體實(shí)現(xiàn)方法為：FPGA 在產(chǎn)生 PWM 信號輸出時，同時作為 CPLD 的輸入信號，CPLD 程序?qū)斎胄盘栠M(jìn)行高速邏輯判斷：若判斷輸入信號正常，則輸出使能信號，完成 PWM 信號向開關(guān)器件的輸出；否則輸出閉鎖信號，閉鎖 PWM 信號輸出，并向 DSP 和 FPGA 輸出告警信號。

4 實(shí)驗(yàn)驗(yàn)證與結(jié)果分析

為驗(yàn)證本設(shè)計(jì)的可行性，在大型礦車制動能量回收與利用裝置（以下簡稱“該裝置”）上運(yùn)用了本控制器。

該裝置是利用雙向 Boost-Buck 變換電路結(jié)合超級電容和蓄電池實(shí)現(xiàn)礦車制動能量的回收的節(jié)能裝置。圖 7 所示為礦車驅(qū)動系統(tǒng)與該裝置主電路拓?fù)浣Y(jié)構(gòu)圖。

該裝置直流母線電容為超級電容組，從左向右，當(dāng)該裝置吸收制動電流時，濾波電感 L1、開關(guān)器件 S1 和 S2 構(gòu)成 Boost 升壓電路，開關(guān)器件 S3 和 S4、濾波電感 L2 構(gòu)成 Buck 降壓電路；從右向左，當(dāng)該裝置釋放蓄電池電能時，濾波電感 L2、開關(guān)器件 S3 和 S4 構(gòu)成 Boost 升壓電路，開關(guān)器件 S1 和 S2、濾波電感 L1 構(gòu)成 Buck 降壓電路。控制開關(guān)器件 S1、S2、S3 和 S4 的通斷即可實(shí)現(xiàn)對礦車制動能量的回收與利用。在車載實(shí)驗(yàn)中，對該裝置進(jìn)行了若干功能性實(shí)驗(yàn)和保護(hù)動作實(shí)驗(yàn)。圖 8 所示為部分實(shí)驗(yàn)波形，圖 8（a）為蓄電池充電實(shí)驗(yàn)，此時直流母線電壓為 1 500 V，充電電流為 20 A；圖 8（b）為蓄電池放電實(shí)驗(yàn)，此時直流母線電壓為 1 500 V，放電電流為 50 A。

用裝置實(shí)現(xiàn)對礦車制動能量的回收與再利用。

5 結(jié)論

本文針對傳統(tǒng) DSP 控制系統(tǒng)在大功率電力電子設(shè)備應(yīng)用中的不足，結(jié)合 DSP、FPGA、CPLD 三類主流控制芯片各自的特點(diǎn)，提出了一種適用于高壓大功率電力電子設(shè)備的 DSP+FPGA+CPLD 的通用型控制器設(shè)計(jì)方案，并通過實(shí)際裝置實(shí)驗(yàn)驗(yàn)證了本設(shè)計(jì)的可行性。其主要特點(diǎn)和優(yōu)勢如下：

（1）分析了大功率電力電子設(shè)備的控制需求，設(shè)計(jì)了主控制板與其他插件板相分離的硬件系統(tǒng)，方便應(yīng)對不同控制對象時的插件板擴(kuò)展；

（2）基于多時間尺度控保融合的軟件設(shè)計(jì)理念，分別根據(jù)系統(tǒng)級、器件級和信號級的時間尺度提出了 DSP、FPGA 和 CPLD 軟件設(shè)計(jì)流程；

（3）在大型礦車制動能量回收與利用裝置上應(yīng)用了本設(shè)計(jì)，實(shí)驗(yàn)波形證明本控制器設(shè)計(jì)的可行性。