概述

DDR DRAM內存控制器要滿足眾多市場競爭的需求。一款出色的內存控制器必須能夠增加存儲器接口的帶寬，滿足CPU、圖形處理、系統實時DRAM的延遲需求，同時符合存儲總線和片上總線標準的規定。

讀取重排序緩沖器（RRB）是DesignWare uMCTL和uMCTL2 DDR內存控制器IP產品上可用的一項硅驗證的架構增強功能，是對DDR內存控制器架構的進一步完善。本白皮書將解釋讀取重排序緩沖器的概念，并對其如何提升存儲帶寬加以說明。此外，本文還總結了測試結果，展示了不同架構的DRAM控制器（根據該控制器是帶RRB、帶外部調度的RRB、或是帶內容可尋址內存（CAM）調度的RRB的架構）可從相同輸入數據流獲得10%、66%或100%的截然不同的DRAM總線利用率。

DRAM控制器上事務重排序
每個存儲子系統必須符合與之相連的片上總線的DDR DRAM總線標準和數據一致性需求。

將系統片上總線事務轉換成存儲事務，最簡單的方法是使用一個協議控制器。該協議控制器將按從片上總線收到指令的順序將指令轉換成存儲事務，同時遵循DRAM標準的規范。典型的協議控制器還將對輸入的DRAM維護事務（如與存儲讀寫操作相關的激活和預充電指令）進行調度。

很少有系統能夠自然地生成高效的存儲流量；例如，數據采集系統生成較長的順序存取存儲器。大多數系統都有CPU緩存填充、視頻編/解碼或網絡分組數據流，這些數據流包含發射到存儲器中隨機位置的短事務。短事務指令對DRAM內部數據 bank結構的利用率較低，而且通常效率低下。甚至是在包含能夠生成高效存儲流量的存儲請求者（主控）的系統（多請求者系統）中，來自多請求者的數據流也可能產生低效率的存儲總線序列。

由于協議控制器以從片上總線收到指令的順序來執行指令，按照高效DRAM執行的順序為協議控制器提供指令是非常重要的。如果不能按此順序，存儲帶寬可能受影響，因為協議控制器可能需要延遲一些事務來防止違反DRAM協議。

為處理系統內存儲流量生成低效的問題，通常的方法是對存儲流量重新排序，從而獲得更高效的操作。可以在流量到達協議控制器之前通過一個存儲調度器，或通過一個帶重排序功能的內存控制器，對存儲流量進行重排序。

重排序有多種策略可用；這些策略通常都會盡力避免DRAM協議限制所需的指令對指令延遲。有效的內存控制器不僅會防止不正確的指令序列，還會盡力實現正確的指令序列，如有利于高效DRAM執行的順序頁面點擊。