??? 如圖2中第一部分所示，M20和M21構成差分放大管；M4，M6組成有源負載。M2，M3分別與M4，M6并聯，以向差分放大管注人大電流，同時也減小了M4和M6的寬長比，降低了電路的輸入電容，以利于電路提高頻率特性。該放大器的增益可表示為：

??? 從式(1)可以看出，在管子寬長比確定后，Av與(1+ISD2／ISD4)1/2成正比，若M2向M21注入大電流，則在保證高頻時能提高放大器的增益。該放大器的增益為12．9 dB(4．415 7倍)，3 dB帶寬為582．64 MHz。

??? 用Cadence自帶的Dracula工具對版圖進行驗證，通過設計規則檢查(DRC)，該版圖符合CSMC0．5μmCMOS工藝的相關設計規則。通過電路圖和版圖的對照(LVS)，版圖中的器件及器件間的連接情況與電路圖中相一致，保證了該版圖是圖2所示電路圖的物理掩模圖形集。此外，在做完DRC和 LVS后，版圖的電氣規則檢查(ERC)也同時完成了，這是Dracula工具的一個
主要特點。ERC報告顯示該版圖中無短路、斷路等電氣規則錯誤。

4 結 語
??? 在CSMC O．5μm CMOS工藝條件下，采用預放大器、鎖存比較電路和輸出緩沖級級聯的鎖存比較電路結構，設計了一個高速、高精度的高性能集成電壓比較器，它具有低輸入失調電壓、低功耗的特點。完成從電路原理圖設計到版圖設計和驗證(DRC，LVS)以及工藝角仿真和分析的整個設計流程。從仿真結果可以看出，這一高性能電壓比較器適用于高速A／D轉換器、高速數據傳輸器及高性能切換功率調節器等設備中。3 版圖設計
??? 集成電路的版圖是芯片在實際制作時物理掩模圖形的集合，是從電路原理圖到實際芯片的關鍵過渡環節。版圖的設計直接影響著芯片的最終性能。模擬集成電路版圖的設計要求更高，它不僅有技術成分，還需要許多藝術性的布局和走線。
??? 基于CSMC 0．5μm CMOS(N-Well硅柵)工藝設計的集成電壓比較器版圖如圖4所示。其中電阻為制作在N-well中的P+擴散條；MOS管為NORMAL器件，其溝道寬長為多晶硅柵覆蓋有源區部分的寬長。包圍有源區的N+diff和P+diff，用來表明管子是NMOS管，還是PMOS管，版圖面積為57μm×69 μm。