高速CMOS鐘控電壓比較器的設計

　　本文通過理論和仿真對比較器結構進行了分析，優化預放大電路和比較電路，設計了一種由預放大級、判斷級、輸出級構成的鐘控比較器。把時鐘脈沖應用于比較器的設計，極大地提高了比較器的性能和速度，該結構的比較器具有低輸入失調電壓和低踢回噪聲的特點，速度快，精度高，適用于高速Flash ADC電路。

　　1　比較器電路設計

　　比較器總體電路如圖1所示。本文采用的高速比較器結構包括預放大級、判斷級和輸出級。其中預放大級放大比較器的輸入信號以提高輸入信號的靈敏度，并且把比較器的輸入信號與來自正反饋級的踢回噪聲隔離開;判斷級對經過放大的輸入信號進行比較;輸出級把比較級的輸出信號放大到數字邏輯電平。下面具體討論各部分電路結構。

　　圖1　比較器整體電路圖

　　1. 1　預放大級電路

　　在高速比較器中，為了使判斷級的輸入信號在盡可能短時間內到達，要求前置放大器有很高的帶寬，同時為了提高增益，需要采用多級放大實現。本文中的預放大級為兩級，M1 和M2 組成差分輸入電路結構，可以得到較強的共模抑制能力，提高比較器對噪聲的抑制能力。M5 和M6 構成二極管連接的負載，M3 和M4 組成交叉耦合的負載，用來提高放大器的增益。M7 和M8 組成第二級放大器。比較器的輸入電容由M1 和M2 管的尺寸決定。本設計將著重關注電路的速度，因此輸入差分對晶體管使用最小柵長。

　　1. 2　判斷級電路

　　判斷級電路是比較器的核心，應該能分辨出毫伏量級的輸入信號差。本文采用具有回滯效應的判斷電路，這種結構使用正反饋結構來實現兩個信號的比較，速度快、精度高，而且能抑制信號上的噪聲。

　　該電路通過把M9 和M10管的柵極交叉互聯，實現正反饋，以提高判斷電路的增益。當時鐘信號CLK為高電平時，判斷電路的輸出依賴于輸入信號，比較器處于比較狀態，在下一個時鐘階段，也就是時鐘信號CLK為低電平時，M13管截止，比較器停止比較，處于鎖存狀態，記下CLK為低電平時的比較器輸入狀態，把輸出信號鎖存為邏輯“1”或“0”。時鐘信號CLK為高電平時。

　　此時判斷級電路是一個雙穩態交叉耦合電路。

　　如果io + < io - ，M9 和M12導通，M10和M11截止，此時判斷級的等效電路如圖2 ( b)所示。如果β1 1 =β12 =βA，β9 =β1 0 =βB ，則vo + =VDS9≈ 0 V (此時M9 導通) ，vo - 為; 當io + > io - 時， M10和M11導通，M9 和M12截止，此時判斷級的等效電路如圖2 ( c)所示， vo + 為。因此vo +和vo - 的最大值不超過2VTHN 。分析判斷級的等效電路可以得到由圖2 ( b)的狀態到圖2 ( c)的狀態的轉換電流值為: io + =βB ·io - /βA ，由圖2 ( c)的狀態到圖2 ( b)的狀態的轉換電流值為: io - =βB ·io + /βA ，這個電流臨界點也是輸出電壓發生轉換的臨界點。如果βA =βB ，那么，輸出電壓的轉換將發生在電流io + = io - 的時候。如果βA 與βB 不等，那就會使比較器表現出磁滯現象。

　　1. 3　輸出緩沖級電路結構

　　比較器的最后一級是輸出緩沖級(又被稱為后放大器) ，其主要作用是把判斷電路的輸出信號轉化為數字邏輯電平(0 V或1. 8 V) ，輸出緩沖器的輸入是一對差分信號，沒有壓擺率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作為輸出緩沖級，同時在放大器的輸出端加兩級反相器，用作附加的增益級，并實現負載電容和自偏置差分放大器之間的隔離。

　　圖3所示是一個自偏置的差分放大器，它包括兩個差分放大器，每一個均作為另一個的負載。M15和M16的柵極沒有連接到外部偏置，而是連接到M17和M18的漏級，形成負反饋環路，來實現差分放大器尾電流的自適應。M15和M16工作在線性區，可以獲得大的輸出電壓擺率，使得輸出電壓直接轉換到數字邏輯電平。當M17和M18的柵極電壓增大時，M17和M18的漏級電壓下降，并使M15導通，電流增大，這個電流通過M19流向連接在M19和M20漏極的輸出電容。在這種情況下，M16的電流為零。當M17和M18的柵極電壓下降時，M16導通，那么大電流經過輸出電容通過M16泄露。因此，這一結構的電路具有吸入和供出大電流的能力，且沒有靜態電流，這個特性非常適合于高速比較器的應用。