可編程RFSoC架構及其優化性能方面的設計 - 全文

新型 RFSoC 能將功耗和封裝尺寸減少50-75%，對高效部署 5G 大規模 MIMO 和毫米波無線回傳至關重要。

簡介

隨著通信行業逐漸向 5G 標準靠攏,移動設備制造商十分鐘情于技術試驗和概念驗證測試。現在，這些技術的商業可行性正在進行嚴格評估，然而原型設計所使用的很多技術都無法很好地轉化為商業部署。

由于目標是以更低功耗通過頻譜效率、高度致密化以及新頻譜來提高網絡容量，因此制造商正在依靠軟件、硬件和系統級的技術突破來實現目標。
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有些技術對滿足嚴苛的網絡容量目標具有至關重要的作用，而大規模多輸入多輸出（MIMO）天線陣列就屬于這類技術。與這些天線陣列進行接口連接的射頻單元必須滿足極其嚴格的功耗和封裝尺寸要求，但如果沒有系統集成方面的突破，這些目標很可能無法實現。

賽靈思不斷在準 5G 和 5G 技術的實現、試驗和商業化中扮演主要角色，促進網絡設計中的靈活性和可編程性。

為使大規模 MIMO 系統的商業化成為現實，賽靈思正推出首款采用 RF 級模擬技術的全可編程（All Programmable）RFSoC，該方案在集成方面取得了突破性的進展，其將高性能 ADC 和 DAC 完美集成到了 SoC 中。通過用集成直接 RF 采樣技術取代分立數據轉換器，RFSoC 可削減 50-75% 的功耗和封裝尺寸，這也是大規模 MIMO 5G 無線電和毫米波無線回傳的關鍵。同時，SoC 與直接 RF 信號處理的結合為數字域中提供了全面的靈活性，將我們與適合商用、面向無線基礎設施的軟件無線電的距離拉得更近了。

功耗與封裝尺寸 – 5G 商業部署的關鍵

傳統 4G 射頻接入網絡（RAN）通過高損耗的同軸電纜與遠端射頻單元建立有線連接。盡管遠端射頻架構是從 3G 演進而來，但該方案仍存在一些問題。從天線到遠端射頻單元的功耗依然非常大，而且系統體積大，無法實現密集部署。

如圖1所示，RAN 演變過程中的下一步是使用有源天線陣列（使數字和模擬射頻單元與天線的距離更近），以節省空間，避免電纜損耗和相關功耗，同時改善鏈路預算。有源天線陣列在 4G 很成功，但是無法滿足 5G 連接設備數量和用戶數據速率的提高。

圖1：遠端射頻設備和天線系統的演進

大規模 MIMO 和波束成型技術占解決方案中的很大一部分。根據圖1所示，“大規模” MIMO 配置可將 32、256 甚至多達 1024 個獨立 [物理] 天線整合到一個 2D 陣列中。它們的相控陣列特性能實現高分辨率波控和更低功耗，允許進行非常高密度的安裝，顯著提高每單元容量。有了這種 2D 陣列結構，就可以在非傳統布局中使用新型網絡拓撲結構，包括以“瓦片”形式安裝到建筑物側面，或采用不規則形狀的廣告板或名牌。

為了支持這些大規模 MIMO 陣列，遠端射頻單元需要緊湊性，并且能夠支持子陣列以實現靈活和可擴展的天線配置。

圖 2：通過子系統可擴展性實現靈活開發

業界首款 AllProgrammable RFSoC
AllProgrammable RFSoC 能解決上述所有這些問題。該器件將通信級 RF 采樣數據轉換器（配有數字處理子系統）、穩定可靠的 ARM 級處理系統以及 FPGA 架構整合到單芯片器件中。從而在集成度方面取得了重大突破。尤其是模擬到數字信號鏈得到硬化 DSP 子系統的支持，便于模擬設計人員進行靈活配置。這樣可將系統功耗和系統尺寸降低 50-75%，并達到所需的靈活性以適應不斷演進的規范和網絡拓撲結構。

圖3：推出首款 All Programmable RFSoC

減少功耗、封裝尺寸和設計周期
傳統的無線電系統包含一個處理器、可配置邏輯、連接 IP，當然還有數據轉換器。當在高 RF 頻率下工作時，典型的單通道 ADC 的功耗約為 2W，DAC 的功耗約 1.25W。通過集成減少組件之后，能降低功耗和封裝尺寸，這對于高通道數的系統來說效果顯著。除了這些優勢以外，集成還能明顯簡化系統設計。

主要原因在于，與大量分立式轉換器建立連接將面臨很大的 I/O 挑戰。為了隨帶寬擴展，大多數新型轉換器都使用基于 JESD204B 協議的速率高達 12.5Gb/s 的高速串行接口。這種方案存在很多問題。首先，JESD204B IP 核的實現需要時間，要使用寶貴的 FPGA 架構，并消耗大量的功耗。其次，串行 I/O 功耗在更高數據速率下會顯著增加。不過，最難的還是建立串行鏈路。12.5Gb/s 速度下的信號失真是個問題，大多是通過高損耗低成本銅纜連接運行高線路速率所致。這個過程令人不爽，模擬設計人員迫切希望解決。

圖4：通過集成來減小功耗、封裝尺寸和設計周期

集成轉換器之后就無需再使用 JESD204B IP 核和串行收發器。其優勢不局限于減少功耗和封裝尺寸，還能大大縮短開發時間。

功耗降低達 50%
從初步測量結果來看，功耗削減效果明顯。在典型 4 路發送、4 路接收（4Tx/4Rx）天線配置中，分立式 ADC 和 DAC 的功耗明顯降低，以至于從Table 1中看功耗降低了 40%，8Tx/8Rx 系統的功耗降低了 50%。

表1：利用集成子系統為數字無線電（帶 DPD）降低功耗

封裝尺寸減小多達 75%
尺寸減小的程度隨收發器和天線數量而增加，因為可以避免使用更多轉換器。商用器件中，典型 RF ADC 或 DAC 每通道占位面積可高達 15x15mm。4Tx4Rx 無線電架構中的面積節省約 50%，對于更大的無線電架構，如Figure 2中所示的 8Tx/8Rx 而言，優勢會顯著增加，為完全部署的多通道系統實現 75% 以上的面積節省。考慮到有多個子陣列的 128Tx/128Rx 系統會在5G 中普遍存在，因而占位面積節省量將會非常可觀。鑒于單個天線單元非常小，可用面積很有限，對于需要 10、20 或 30 多個器件的原型而言，需要大幅縮減占位面積。

圖5：8Tx8Rx 無線電架構的封裝尺寸縮減

直接 RF 采用的價值

除了尺寸、功耗和生產力優勢以外，另一個不能低估的因素是基于領先的直接 RF 采樣技術的轉換器子系統本身的優勢。這種現代化的采樣方法可“直接”對進入/流出的 RF 信號進行采樣，無需事先用模擬器件做任何信號調節。

迄今為止，大部分系統都采用稱為中頻（IF 或 Zero-IF）采樣的模擬化方案，需要將原始信號下變頻到 ADC 支持的采樣頻率。下變頻電路包含混頻器、高質量振蕩器以及其他模擬器件。模擬電路相對來說不太靈活，需要高度專業化的設計和復雜的器件選擇。
直接 RF 采樣中，可直接對流入的 RF 信號采樣，無需事先進行下變頻。信號被數字化之后，利用數字信號處理技術在更為靈活的可編程數字域中完成下變頻和信號處理。這些 RF ADC 支持更高的采樣率，由于數字域有更好的濾波技術，因此能夠更好地在動態范圍、信號質量（信噪比）和信號帶寬之間進行權衡。

圖 6：直接 RF 采樣和 SoC 集成

完整的數據轉換器子系統實現靈活性

RF 數據轉換器子系統包括混頻器、數控振蕩器、抽取/插值，以及針對每個通道的其他數字信號處理技術——支持用于 IQ 處理的復信號。轉換器具備 5G 所需的高采樣率、大動態范圍和分辨率。有些情況下，數字下變頻（DDC）無需 FPGA 資源，數據直接進入邏輯架構。

圖7：RFSoC 中的集成 RF 子系統

與分立式 RF 器件的對比以及 16nm FinFET 的優勢
直接RF采樣已經逐漸采用。事實上，因為IF采樣可以提升面積及功耗效率，這種傳統方法依然使用普遍。這些解決方案一般用在較老的芯片工藝（例如 65nm）上，且成本低。鑒于 RF 設計界對傳統模擬使用模型更加熟悉，因此這很可能是最適合的方案。

仍被認為是“高端”的分立式直接 RF 數據轉換器通常基于更先進的工藝節點。雖然直接RF具有更強的靈活性，但由于需要更高的采樣率，作為具有豐富數字處理能力的分立器件，可能具有超過模擬實現的功耗缺點。

如下圖所示，盡管直接 RF 采樣獨立的靈活性優勢實實在在，隨著分立器件的遞增和權衡取舍，優勢更為明顯。同時，要達到 5G，無線制造商需要的不僅僅是逐漸改進。對功耗和尺寸削減以及靈活性而言，最有意義的飛躍是全系統集成。通過將 RF 前端和無線電前端結合到相同數字域，系統和模擬設計就會變得更加靈活。實際上，集成使 RF 采樣成為更適合采用的技術，使行業朝完全軟件無線電又邁進一步。

由于基于臺積電（TSMC）先進的 16nm FinFET 工藝（具備出色的模擬特性），RFSoC 中轉換器子系統本身實現了出色的單位功耗性能。通過將 RF 子系統和整個信號鏈構建在先進的 CMOS 上，RFSoC 開創性地將摩爾定律應用于模擬域。

圖8：針對 5G 無線的數據轉換器比較

賽靈思 RF模擬集成經驗

高性能 ADC/DAC 在 2012年就被集成到了 7 系列 FPGA中——RFSoC 之前的產品。經過驗證、特性描述和客戶確認，測試芯片能夠消除 JESD204 接口，展現出了靈活性優勢，生產力優勢，以及實現通道數量的擴展。概念驗證可指導以應用為重點的 All Programmable RFSoC 開發方案。