3. FPGA工作原理

　　FPGA利用小型查找表（16×1RAM）來實現組合邏輯，每個查找表連接到一個D觸發器的輸入端（見圖4），觸發器再來驅動其他邏輯電路或驅動I/O，由此構成了既可實現組合邏輯功能又可實現時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內部靜態存儲單元加載編程數據來實現的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯接方式，并最終決定了FPGA所能實現的功能，FPGA允許無限次的編程。

　　4. FPGA開發流程

　　原理圖和HDL（Hardware description language，硬件描述語言）是兩種最常用的數字硬件電路描述方法，其中HDL設計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設計中被廣泛使用，下面對FPGA設計熟悉電路時的開發流程是基于HDL的。

　　FPGA的開發流程

　　1） 系統功能設計

　　在系統設計之前，首先要進行的是方案論證、系統設計和FPGA芯片選擇等準備工作。系統工程師根據任務要求，如系統的指標和復雜度，對工作速度和芯片本身的各種資源、成本等方面進行權衡，選擇合理的設計方案和合適的器件類型。一般都采用自頂向下的設計方法，把系統分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。

　　2） RTL級HDL設計

　　RTL級（Register Transfer Level，寄存器傳輸級）指不關注寄存器和組合邏輯的細節（如使用了多少個邏輯門、邏輯門的連接拓撲結構等），通過描述數據在寄存器之間的流動和如何處理、控制這些數據流動的模型的HDL設計方法。RTL級比門級更抽象，同時也更簡單和高效。RTL級的最大特點是可以直接用綜合工具將其綜合成為門級網表，其中RTL級設計直接決定著系統的功能和效率。

　　3） RTL級仿真

　　也稱為功能（行為）仿真，或是綜合前仿真，是在編譯之前對用戶所設計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。仿真前，要先利用波形編輯器和HDL等建立波形文件和測試向量（即將所關心的輸入信號組合成序列），仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察各個節點信號的變化。如果發現錯誤，則返回設計修改邏輯設計。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。雖然功能仿真不是FPGA開發過程中的必需步驟，但卻是系統設計中最關鍵的一步。

　　為了提高功能仿真的效率，需要建立測試平臺testbench，其測試激勵一般使用行為級HDL語言描述，其中RTL級模塊是可綜合的，它是行為級模塊的一個子集合。