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      XL FPGA技術(shù)交流

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      1.5G MIPI dsi TX移植注意事項(xiàng)及demo - update8

      硬件平臺(tái) 軟件平臺(tái)： 使用注意事項(xiàng) MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的ex....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 06-27 08:43 ?2679次閱讀
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      Ti180J484_多鏡像跳轉(zhuǎn)測試demo

      應(yīng)客戶要求做一個(gè)mult image的測試。 硬件平臺(tái)： 軟件版本 Golden image工程的設(shè)....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 06-25 19:19 ?2068次閱讀
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      易靈思的時(shí)鐘網(wǎng)絡(luò)問題

      在T20中有16個(gè)全局時(shí)鐘網(wǎng)絡(luò)GCLK。在芯片的左右兩側(cè)各8個(gè)。全局時(shí)鐘管腳或者PLL的輸出時(shí)鐘通過....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 06-20 16:22 ?2691次閱讀
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      LVDS用法:LVDS RX 時(shí)鐘選擇 LVDS的PLL的復(fù)位信號(hào)的處理

      這里以鈦金的LVDS為例。 LVDS RX 時(shí)鐘選擇 LVDS時(shí)鐘的接收要連接名字為GPIOx_P_....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 06-18 11:35 ?7480次閱讀
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      Efinity軟件安裝教程與Efinity入門使用教程 大牛手把手教程

      1.軟件安裝教程 step1: 安裝Python,注意勾選“Add Python 3.7 to PA....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 17:10 ?7473次閱讀
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      Efinity debugeri常見問題總結(jié)-v1

      (1)UUID mismatch Efinity在Debug時(shí)會(huì)出現(xiàn)UUID mismatch錯(cuò)誤。....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 16:53 ?1843次閱讀
      Efinity debugeri常見問題總結(jié)-v1

      Ti60F100 內(nèi)外flash操作方案

      有客戶認(rèn)為Ti60F100內(nèi)部flash容量比較小，只有16Mb，需要外掛flash.這里我們提供了....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 16:42 ?2949次閱讀
      Ti60F100 內(nèi)外flash操作方案

      RISC-V的中斷處理 中斷操作三個(gè)步驟

      中斷操作三個(gè)步驟： 1、中斷初始化 2、trap處理 3、用戶中斷處理
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 16:38 ?2643次閱讀

      Trion DSP 原語使用問題 - 1

      ? 在使用Trion乘法器可能會(huì)遇到以下問題： （1）[EFX-0652 ERROR] 'EFX_M....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 16:35 ?892次閱讀
      Trion DSP 原語使用問題 - 1

      InterfaceDesinger 使用案例-v1 -DDIO用法

      ? DDIO用法 對(duì)于輸入輸出IO很多時(shí)候會(huì)用到DDIO的用法。對(duì)于DDIO，就是時(shí)鐘的雙沿采集或者....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 16:30 ?2001次閱讀
      InterfaceDesinger 使用案例-v1 -DDIO用法

      InterfaceDesinger 使用案例

      時(shí)鐘輸出 易靈思所有的GPIO都可以用作時(shí)鐘輸出。這里我們提供兩種時(shí)鐘輸出方式。 方法一：把時(shí)鐘設(shè)置....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 16:16 ?2036次閱讀
      InterfaceDesinger 使用案例

      加法進(jìn)位鏈的手動(dòng)約束

      在激光雷達(dá)中，使用FPGA實(shí)現(xiàn)TDC時(shí)需要手動(dòng)約束進(jìn)位鏈的位置。這里簡單記錄下。 在outflow下....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 05-20 11:38 ?2013次閱讀
      加法進(jìn)位鏈的手動(dòng)約束

      時(shí)序約束實(shí)操

      添加約束的目的是為了告訴FPGA你的設(shè)計(jì)指標(biāo)及運(yùn)行情況。在上面的生成約束之后，在Result àxx....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-28 18:36 ?3656次閱讀
      時(shí)序約束實(shí)操

      通過TCL添加IO分配

      如果要分配的IO比較多，也可以通過TCL來添加 IO分配。在interface界面通過Export ....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-24 08:43 ?854次閱讀
      通過TCL添加IO分配

      RISCV Debug連接報(bào)錯(cuò)問題-v1

      今天有同事反饋出這樣一個(gè)在使用RISCV 調(diào)試時(shí)的問題： Error:?no?device?foun....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-24 08:43 ?1672次閱讀
      RISCV Debug連接報(bào)錯(cuò)問題-v1

      易靈思RAM使用--Update5

      易靈思RAM在使用時(shí)可以會(huì)遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-24 08:43 ?1996次閱讀
      易靈思RAM使用--Update5

      programmer下載常見問題總結(jié)

      （1）打開Programmer異常 原因：（1）更換USB接口 。 （2）USB有限制，需要聯(lián)系客戶....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-24 08:42 ?1682次閱讀
      programmer下載常見問題總結(jié)

      國產(chǎn)FPGA應(yīng)用專題--易靈思Efinity軟件使用心得

      做為FPGA的集成開發(fā)環(huán)境，不同的廠家其實(shí)大同小異。很多國產(chǎn)廠家，如安路，高云，會(huì)在軟件上貼近Xil....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-23 15:38 ?3829次閱讀
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      易靈思RAM使用--Update4

      易靈思RAM在使用時(shí)可以會(huì)遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-23 14:52 ?1876次閱讀
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      RISCV Debug連接報(bào)錯(cuò)問題

      今天有同事反饋出這樣一個(gè)在使用RISCV 調(diào)試時(shí)的問題： Error:?no?device?foun....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-23 14:49 ?2737次閱讀
      RISCV Debug連接報(bào)錯(cuò)問題

      RISCV操作常見問題集 --（1） -update3

      正在使得該elf文件，上次的JTAG鏈接沒有斷開。此時(shí)可以先關(guān)閉c/c++工作界面，再重新添加C/C....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-23 14:47 ?3473次閱讀
      RISCV操作常見問題集 --（1） -update3

      RISCV soft JTAG調(diào)試_v1.2

      因?yàn)槟壳败浖南拗疲琑ISCV的邏輯不能同時(shí)共用JTAG，所以如果想要同時(shí)去調(diào)試邏輯和RISCV的話....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-23 08:38 ?2186次閱讀

      gtkwave界面每次都更新太麻煩？來個(gè)小技巧-v1

      迄今為止，大家都在吐槽gtkwave debug每次彈窗都會(huì)覆蓋上一次彈窗設(shè)置好的排序和參數(shù)。下面我....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-15 16:36 ?2599次閱讀
      gtkwave界面每次都更新太麻煩？來個(gè)小技巧-v1

      易靈思Jtag_bridge_loader生成-v2

      Efinity版本：2023.1及以前版本。 易靈思器通過jtag bridge燒寫flash時(shí)需要....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-15 16:34 ?2876次閱讀
      易靈思Jtag_bridge_loader生成-v2

      易靈思FPGA flash操作原理

      易靈思FPGA flash操作原理分享
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-09 15:03 ?1754次閱讀

      DDR應(yīng)用案例

      DDR應(yīng)用案例
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-07 14:36 ?953次閱讀
      DDR應(yīng)用案例

      Efinity Interface Designer報(bào)錯(cuò)案例-v2

      ? (1)ERROR:Interface Designer constraint generatio....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 04-07 08:41 ?2501次閱讀
      Efinity Interface Designer報(bào)錯(cuò)案例-v2

      Efinity軟件安裝-v3

      感謝朋友提供的視頻。 1.軟件安裝 step1: 安裝Python,注意勾選“Add Python ....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 03-29 08:38 ?1178次閱讀

      怎樣查看input/output delay是否生效

      通過get_port命令查看接口。 get_ports * 以LVDS的輸入輸出為例 怎樣去查看ou....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 02-27 08:38 ?1665次閱讀
      怎樣查看input/output delay是否生效

      RISCV soft JTAG調(diào)試_v1.1

      因?yàn)槟壳败浖南拗?，RISCV的邏輯不能同時(shí)共用JTAG，所以如果想要同時(shí)去調(diào)試邏輯和RISCV的話....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 02-23 16:16 ?1479次閱讀
      RISCV soft JTAG調(diào)試_v1.1