国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Efinity Interface Designer報錯案例-v2

XL FPGA技術(shù)交流 ? 2024-04-07 08:41 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

(1)ERROR:Interface Designer constraint generation was not successfull,will not proceed to efx_pnr...

1db0f07e-f21c-11ee-b759-92fbcf53809c.png

原因:(1)有些客戶使用Win7版本,目前Efinity對Win7的支持不好。建議升級成win10。

(2)殺毒軟件刪除了文件,實際interface生成約束是沒有問題的,客戶pnr的時候就報錯,需要重新安裝軟件。

(3)電腦存在加密系統(tǒng) 。造成的現(xiàn)象是新建工程時interface可以打開,但是生成xxx.peri.xml文件之后再次打開就會報錯。

(2)Interface打不開。

現(xiàn)象:(1)打開interface的時候指示:Efinity Interface Designer finished. Exit code = 1 Exit status : NormalInterface design file exists, check and migrate done1dc1c796-f21c-11ee-b759-92fbcf53809c.png(2)新建工程第一次可以打開interface Designer(3)刪除xxx.peri.xml之后,第一次也可以打開Interface Designer.原因:電腦存在加密 (3) interface打不開打開interface Designer時會報以下錯誤。EfinityIPCatalogfinished.Exit code = 0Exit status:Normal

1dc68326-f21c-11ee-b759-92fbcf53809c.jpg

編譯過程可能報以下錯誤:

ERROR: Interface Designer constraint generation was not successful, will not processpnr..

1dd93264-f21c-11ee-b759-92fbcf53809c.png

解決方案:安裝VC_redist.x64.exe,注意參考軟件安裝指導(dǎo)的版本。

(4)repeated,non-bussed pin found in verilog template generation:clk_27m

1dde8f84-f21c-11ee-b759-92fbcf53809c.png

說明:在GPIO處定義了一個clk_27m,在pll的輸出上又定義了一個clk_27m,兩個信號名沖突。

(5)ERROR: Interface Designer constraint generation was not successful, will not processpnr..

1de4942e-f21c-11ee-b759-92fbcf53809c.png

原因:1)一般是軟件有360或者別的殺毒軟件的相關(guān)文件刪除了,需要找回文件或者重新安裝軟件。

2)客戶使用Win7版本,目前Efinity對Win7的支持不好。建議升級成win10。

(6)cannot connect to more than 4 different clocks per region on left and right

1dfcba54-f21c-11ee-b759-92fbcf53809c.png

1e014470-f21c-11ee-b759-92fbcf53809c.png

原因是在pinout文件中對應(yīng)的Clock Region中,不能超過4個時鐘去驅(qū)動。

  • 也就是GPIOR_PN_42,41,40三組差分對,不能由兩組LVDS來驅(qū)動,因為每組LVDS時鐘有l(wèi)vds_fast_clk和lvds_slow_clk兩個,兩組就會有4個時鐘在Region clock R13區(qū)域。

  • 結(jié)論就是把LVDS差分對放在同一個Clock Region.

(7)Resource name is empty

1e1f6fd6-f21c-11ee-b759-92fbcf53809c.png

解決方案:Resource是指管腳,這里是指沒有分配管腳。

(8)用新版本軟件打開老版本工程時interface Desinger打不開

1e2368a2-f21c-11ee-b759-92fbcf53809c.jpg


發(fā)給客戶的peri.xml,客戶打不開有問題,叫他們文本打開peri看看,有些客戶沒有動peri文件,但是內(nèi)容卻改了

(9) Valid characters are alphanumeric haracters with dash and underscore only

1e27576e-f21c-11ee-b759-92fbcf53809c.png

原因:在LVDS添加Block時不能添加bus,所以在Input Pin/Bus Name中命名上不能像總線一樣添加[*]

(10)interface Designer打不開定位思路。

1e47d796-f21c-11ee-b759-92fbcf53809c.png

原因:查一下下面幾點:

1. 系統(tǒng)環(huán)境路徑設(shè)置

1e4bf452-f21c-11ee-b759-92fbcf53809c.png

2. python是否在firewall 允許的程序列表里

1e6a6a36-f21c-11ee-b759-92fbcf53809c.png

3. microsoft visual c++2015有安裝嗎?

這個有一個安裝包,在打不開的時候可以安裝

4. java 8有安裝嗎?

(11)燒寫文件無法生成Using source file "D:/customer_Prj/googol/phy_jtag_bridge/work_pnr/spi_flash_loader.lbf"Missing Interface Designer LPF constraint file, no programming file will be generated.Open Interface Designer to createa project.原因:如果在interface Desinger中沒有添加接口是不會生成bit文件的。

(12)These HSIOGPlOmust be placed at least 1 pair away from Mipl lane csi_rxc in order to avoid noise coupling from GPIOto MIPILane: GPIOR_ N_09,GPIOR_P 09

這個是一告警信息,意思是說差分信號要和單端信號之間隔開一組差分對。比如上面的警告,說的是GPIOR_PN_09這個差分對和要單端信號之間隔開一組差分對,也就是GPIOR_PN_08或者GPIOR_PN_10要空著不能接信號。當(dāng)然如果放一些很低速的信號也是可以的比如復(fù)位信號,上電之后一般不再翻轉(zhuǎn),或者UART這樣速率比較低的信號。

(13)The recommended phase shit step for the Calibration Clock is 45 degrees, Curent: 15.0000 degrees.

在使用hyperram時,對fpll的頻率是有要求的。請具體參考以下格式對PLL的VCO頻率和POST-divider參數(shù)進(jìn)行設(shè)置。更詳細(xì)的說明可以參考hyperram的datasheet或者本公眾號關(guān)于hyperram的介紹。

1e6e4084-f21c-11ee-b759-92fbcf53809c.png


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • Interface
    +關(guān)注

    關(guān)注

    0

    文章

    103

    瀏覽量

    39644
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點推薦

    RDMA設(shè)計44:RoCE v2原語功能驗證與分析

    它是RoCE v2協(xié)議進(jìn)行信息及數(shù)據(jù)交換的核心機制,也是DUT需要實現(xiàn)的核心機制之一,對該功能的仿真驗證需要考慮指令的提交數(shù)據(jù)包的組裝及發(fā)送、數(shù)據(jù)的DMA處理等。
    的頭像 發(fā)表于 02-25 09:26 ?90次閱讀
    RDMA設(shè)計44:RoCE <b class='flag-5'>v2</b>原語功能驗證與分析

    RDMA設(shè)計37:RoCE v2 子系統(tǒng)模型設(shè)計

    本博文主要交流設(shè)計思路,在本博客已給出相關(guān)博文160多篇,希望對初學(xué)者有用。注意這里只是拋磚引玉,切莫認(rèn)為參考這就可以完成商用IP設(shè)計。 RoCE v2 子系統(tǒng)模型是用來模擬 RoCE v2 功能
    發(fā)表于 02-06 16:19

    RDMA設(shè)計30:RoCE v2 發(fā)送模塊2

    當(dāng) RoCE v2 發(fā)送模塊檢測到發(fā)送隊列非空時,則從發(fā)送隊列中讀取一個發(fā)送隊列條目,并判斷請求類型。根據(jù)不同的請求類型和請求長度進(jìn)入不同的包生成流程,這一過程由請求狀態(tài)機實現(xiàn)。
    的頭像 發(fā)表于 01-27 11:56 ?488次閱讀
    RDMA設(shè)計30:RoCE <b class='flag-5'>v2</b> 發(fā)送模塊<b class='flag-5'>2</b>

    RDMA設(shè)計29:RoCE v2 發(fā)送及接收模塊設(shè)計2

    本博文主要交流設(shè)計思路,在本博客已給出相關(guān)博文約100篇,希望對初學(xué)者有用。注意這里只是拋磚引玉,切莫認(rèn)為參考這就可以完成商用IP設(shè)計。 (1)RoCE v2 發(fā)送模塊 RoCE v2 發(fā)送模塊
    發(fā)表于 01-26 16:47

    RDMA設(shè)計28:RoCE v2 發(fā)送及接收模塊設(shè)計

    本博文主要交流設(shè)計思路,在本博客已給出相關(guān)博文約100篇,希望對初學(xué)者有用。注意這里只是拋磚引玉,切莫認(rèn)為參考這就可以完成商用IP設(shè)計。 RoCE v2 發(fā)送及接收模塊負(fù)責(zé)將用戶指令組裝為 RoCE
    發(fā)表于 01-25 10:45

    RDMA設(shè)計19:RoCE v2 發(fā)送及接收模塊設(shè)計

    本博文主要交流設(shè)計思路,在本博客已給出相關(guān)博文約100篇,希望對初學(xué)者有用。注意這里只是拋磚引玉,切莫認(rèn)為參考這就可以完成商用IP設(shè)計。 RoCE v2 發(fā)送及接收模塊負(fù)責(zé)將用戶指令組裝
    發(fā)表于 01-06 08:08

    uIO-Stick v2 用戶指南:設(shè)計、應(yīng)用與安全要點

    uIO-Stick v2 用戶指南:設(shè)計、應(yīng)用與安全要點 在電子工程領(lǐng)域,接口設(shè)備對于連接不同系統(tǒng)和實現(xiàn)功能交互起著至關(guān)重要的作用。uIO-Stick v2 作為一款用于 MOTIX? MCU 設(shè)備
    的頭像 發(fā)表于 12-20 11:10 ?696次閱讀

    Efinity RISC-V IDE入門使用-5

    一、Efinity工程 io_memoryClk是與存儲器接口共用的時鐘,需要連接正確。 UART 由于鈦金系列是有片上晶振的,所以有些客戶可能會選擇片上晶振作為SOC的系統(tǒng)時鐘或者選擇片上晶振作
    的頭像 發(fā)表于 07-23 12:42 ?4525次閱讀
    <b class='flag-5'>Efinity</b> RISC-<b class='flag-5'>V</b> IDE入門使用-5

    RDMA over RoCE V2設(shè)計1:為什么要設(shè)計它?

    基于PC-PC或GPU-GPU之間RDMA設(shè)計已有較多廠商投入,雖然有的大廠投入幾年后折羽而歸,但不影響PC領(lǐng)域成熟應(yīng)用產(chǎn)品的推廣。這里主要討論在FPGA上設(shè)計RDMA over RoCE V2,雖然已有xilinx的ernic應(yīng)用,但是性價比以及國產(chǎn)化需求還是有其發(fā)展空間。
    的頭像 發(fā)表于 07-15 10:58 ?672次閱讀
    RDMA over RoCE <b class='flag-5'>V2</b>設(shè)計1:為什么要設(shè)計它?

    Efinity debuger常見問題總結(jié)-v4

    ? 把燒寫文件和json文件提供給他人進(jìn)行調(diào)試 該方法是在不需要要提供源文件的情況下可以提供給別進(jìn)行debuger用的。但是也要有以下準(zhǔn)備: (1)安裝efinity; (2)安裝gtkwave
    的頭像 發(fā)表于 06-10 10:43 ?1326次閱讀
    <b class='flag-5'>Efinity</b> debuger常見問題總結(jié)-<b class='flag-5'>v</b>4

    V2板子上部署豆包模型調(diào)試指南

    我們將修改好的代碼,上傳到板子上,之后在終端上運行我們的程序。板子一定要先連接Wi-Fi,再去運行代碼否則會報錯。 出現(xiàn)上述圖片的形式,說明代碼可以在板子上正常運行了。 最后 關(guān)于如何在終端上運行程序可以看5G智能物聯(lián)網(wǎng)課程之Aidlux下人工智能開發(fā)(SC171開發(fā)套件V2
    發(fā)表于 05-25 10:17

    HarmonyOS Next V2 @Local 和@Param

    HarmonyOS Next V2 @Local 和@Param @Local 背景 @Local 是 harmony 應(yīng)用開發(fā)中的 v2 版本中 對標(biāo)**@State**的狀態(tài)管理修飾器,它解決了
    的頭像 發(fā)表于 04-02 18:27 ?1045次閱讀
    HarmonyOS Next <b class='flag-5'>V2</b> @Local 和@Param

    HarmonyOS Next V2 @Monitor 和@Computed

    HarmonyOS Next V2 @Monitor 和@Computed @Monitor 介紹 @Monitor 是狀態(tài)把管理 V2 版本中的用于監(jiān)聽狀態(tài)變量修改的技術(shù)。 它可以直接用在
    的頭像 發(fā)表于 04-02 18:26 ?788次閱讀

    stlink v2為什么無法連接上stm32 stlink unility?

    stlink v2無法連接上stm32 stlink unility
    發(fā)表于 03-14 08:51

    STM2cubeide使用Freertos v2提示錯誤怎么解決?

    我一直以為st公司是一個嚴(yán)謹(jǐn),優(yōu)秀的公司,直到我遇到了stm32cubeide使用了freertosv2 。 為什么我把freertos調(diào)成版本v2建一個任務(wù)和消息隊列 ,freertosv2提示
    發(fā)表于 03-12 07:33