(1)ERROR:Interface Designer constraint generation was not successfull,will not proceed to efx_pnr...

原因:(1)有些客戶使用Win7版本,目前Efinity對Win7的支持不好。建議升級成win10。
(2)殺毒軟件刪除了文件,實際interface生成約束是沒有問題的,客戶pnr的時候就報錯,需要重新安裝軟件。
(3)電腦存在加密系統(tǒng) 。造成的現(xiàn)象是新建工程時interface可以打開,但是生成xxx.peri.xml文件之后再次打開就會報錯。
(2)Interface打不開。
現(xiàn)象:(1)打開interface的時候指示:Efinity Interface Designer finished. Exit code = 1 Exit status : NormalInterface design file exists, check and migrate done
(2)新建工程第一次可以打開interface Designer(3)刪除xxx.peri.xml之后,第一次也可以打開Interface Designer.原因:電腦存在加密
(3) interface打不開打開interface Designer時會報以下錯誤。EfinityIPCatalogfinished.Exit code = 0Exit status:Normal

編譯過程可能報以下錯誤:
ERROR: Interface Designer constraint generation was not successful, will not processpnr..

(4)repeated,non-bussed pin found in verilog template generation:clk_27m

說明:在GPIO處定義了一個clk_27m,在pll的輸出上又定義了一個clk_27m,兩個信號名沖突。
(5)ERROR: Interface Designer constraint generation was not successful, will not processpnr..

原因:1)一般是軟件有360或者別的殺毒軟件的相關(guān)文件刪除了,需要找回文件或者重新安裝軟件。
2)客戶使用Win7版本,目前Efinity對Win7的支持不好。建議升級成win10。
(6)cannot connect to more than 4 different clocks per region on left and right


原因是在pinout文件中對應(yīng)的Clock Region中,不能超過4個時鐘去驅(qū)動。
-
也就是GPIOR_PN_42,41,40三組差分對,不能由兩組LVDS來驅(qū)動,因為每組LVDS時鐘有l(wèi)vds_fast_clk和lvds_slow_clk兩個,兩組就會有4個時鐘在Region clock R13區(qū)域。
-
結(jié)論就是把LVDS差分對放在同一個Clock Region.
(7)Resource name is empty

解決方案:Resource是指管腳,這里是指沒有分配管腳。
(8)用新版本軟件打開老版本工程時interface Desinger打不開

發(fā)給客戶的peri.xml,客戶打不開有問題,叫他們文本打開peri看看,有些客戶沒有動peri文件,但是內(nèi)容卻改了
(9) Valid characters are alphanumeric haracters with dash and underscore only

原因:在LVDS添加Block時不能添加bus,所以在Input Pin/Bus Name中命名上不能像總線一樣添加[*]
(10)interface Designer打不開定位思路。

原因:查一下下面幾點:
1. 系統(tǒng)環(huán)境路徑設(shè)置

2. python是否在firewall 允許的程序列表里

3. microsoft visual c++2015有安裝嗎?
這個有一個安裝包,在打不開的時候可以安裝
4. java 8有安裝嗎?
(11)燒寫文件無法生成Using source file "D:/customer_Prj/googol/phy_jtag_bridge/work_pnr/spi_flash_loader.lbf"Missing Interface Designer LPF constraint file, no programming file will be generated.Open Interface Designer to createa project.原因:如果在interface Desinger中沒有添加接口是不會生成bit文件的。
(12)These HSIOGPlOmust be placed at least 1 pair away from Mipl lane csi_rxc in order to avoid noise coupling from GPIOto MIPILane: GPIOR_ N_09,GPIOR_P 09
這個是一告警信息,意思是說差分信號要和單端信號之間隔開一組差分對。比如上面的警告,說的是GPIOR_PN_09這個差分對和要單端信號之間隔開一組差分對,也就是GPIOR_PN_08或者GPIOR_PN_10要空著不能接信號。當(dāng)然如果放一些很低速的信號也是可以的比如復(fù)位信號,上電之后一般不再翻轉(zhuǎn),或者UART這樣速率比較低的信號。
(13)The recommended phase shit step for the Calibration Clock is 45 degrees, Curent: 15.0000 degrees.
在使用hyperram時,對fpll的頻率是有要求的。請具體參考以下格式對PLL的VCO頻率和POST-divider參數(shù)進(jìn)行設(shè)置。更詳細(xì)的說明可以參考hyperram的datasheet或者本公眾號關(guān)于hyperram的介紹。

-
Interface
+關(guān)注
關(guān)注
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