近期，全球第一大代工廠臺(tái)積電官方發(fā)布公告宣布了兩項(xiàng)重要進(jìn)展：其一，7nm EUV工藝流片首次成功；其二，將在明年4月份進(jìn)行5nm工藝試產(chǎn)。5nm芯片預(yù)計(jì)將在2020年第二季度量產(chǎn)，屆時(shí)將滿足蘋果等各家旗艦手機(jī)新平臺(tái)。

近日，臺(tái)積電發(fā)布了兩項(xiàng)關(guān)于其在極紫外光刻（EUVL）方面取得重要進(jìn)展的公告。

首先，這家全球一號代工廠已經(jīng)成功使用其第二代7nm工藝技術(shù)完成了首個(gè)客戶芯片的流片工作，該技術(shù)采用了有限的EUVL技術(shù)；其次，臺(tái)積電透露計(jì)劃于2019年4月開始試產(chǎn)5nm工藝技術(shù)。

臺(tái)積電推出首款7nmEUV芯片

臺(tái)積電于今年4月開始采用第一代7nm制造工藝（CLN7FF/N7）大批量生產(chǎn)芯片。N7仍在采用ArF準(zhǔn)分子激光的深紫外（DUV）光刻技術(shù)。

相比之下，臺(tái)積電的第二代7NM制造技術(shù)（CLN7FF +/N7 +）將對四個(gè)非關(guān)鍵層使用極紫外光刻（EUVL），主要是為了加速生產(chǎn)并學(xué)習(xí)如何熟練掌握ASML的新光刻機(jī)Twinscan NXE。

有關(guān)從N7到N7 +的改進(jìn)信息相當(dāng)有限，臺(tái)積電只表示：新技術(shù)將提供高出20％的晶體管密度（因?yàn)榻饘匍g距更緊），并且在同等頻率下功耗可降低6-12％（更準(zhǔn)確講約為8%）。

雖然N7 +優(yōu)于其前代產(chǎn)品的優(yōu)勢并不顯著（例如，臺(tái)積電從未提及預(yù)期新技術(shù)帶來多少性能提升），但幾乎可以肯定的是，移動(dòng)SoC的開發(fā)人員仍會(huì)全心全意地接受它們，他們需要每年都發(fā)布新的芯片。也就是說，臺(tái)積電已使用N7+技術(shù)淘汰了第一款芯片也就不足為奇了。此外，該公司正在為汽車行業(yè)準(zhǔn)備一個(gè)專門的流程版本。

臺(tái)積電并未透露這次流片成功的芯片出自哪家客戶，但考慮到近年來這家代工廠和各家的合作關(guān)系，答案也是顯而易見的。

5nm芯片，下一站等你

臺(tái)積電預(yù)計(jì)接下來將推出第一代5nm（CLN5FF，N5）工藝，將最多在14個(gè)層上應(yīng)用EUV。這將實(shí)現(xiàn)密度方面的切實(shí)改善，但需要臺(tái)積電廣泛使用EUV設(shè)備。與臺(tái)初代7nm相比，5nm工藝將使芯片面積縮小約45％（即5nm芯片的晶體管密度比7nm芯片高出約1.8倍），同功耗頻率提升15％，同頻功耗降低20％（在頻率和復(fù)雜度相同的情況下）。

明年4月，臺(tái)積電將準(zhǔn)備開始5nm EUV工藝芯片進(jìn)行風(fēng)險(xiǎn)性市場。請記住，通常代工廠及其客戶從風(fēng)險(xiǎn)性試產(chǎn)到量產(chǎn)大約需要一年的時(shí)間。臺(tái)積電現(xiàn)在可能打算在2020年Q2大規(guī)模生產(chǎn)5納米芯片，以及時(shí)滿足屆時(shí)各家旗艦智能手機(jī)新平臺(tái)。

臺(tái)積電5nm的工藝的EDA設(shè)計(jì)工具將在今年11月提供，因此芯片設(shè)計(jì)現(xiàn)在可能就正在進(jìn)行中。

雖然5nm工藝的許多基礎(chǔ)IP模塊現(xiàn)已準(zhǔn)備就緒，但仍缺失一些重要部分，例如PCIe Gen 4和USB 3.1 PHY，它們可能要到明年6月才能就緒。對于臺(tái)積電的一些客戶而言，缺少這些產(chǎn)品并不是問題，但卻也不得不等待。

阻止小型公司開發(fā)FinFET芯片的一大重要因素是開發(fā)成本。制定SoC的平均成本（人工成本和知識(shí)產(chǎn)權(quán)許可證）約為1.5億美元。根據(jù)EETAsia的數(shù)據(jù)，5nm時(shí)代將增加到2億至2.5億美元，這將不少本抱有興趣的工廠拒之門外。