近日，全球集成電路領域的年度標桿盛會——2026國際集成電路展覽會暨研討會（IIC 2026）在上海圓滿落幕。

作為國內先進工藝Signoff EDA領域的領軍企業，行芯科技受邀出席“Chiplet與先進封裝技術研討會”，并發表題為《Signoff全棧解決方案，賦能3DIC Chiplet一次流片成功》主題演講。演講基于3DIC簽核的核心技術痛點，深度解析行芯的Glory-Golden標準簽核平臺，旨在為Chiplet異構集成提供全流程、高可靠的簽核支撐。

PART 01

后摩爾時代，3DIC簽核面臨的核心挑戰

進入后摩爾時代，3DIC成為實現Chiplet異構集成的核心路徑。然而，多Die堆疊、高密度Hybrid Bonding、TSV等技術的應用，也讓芯片簽核面臨著前所未有的嚴峻挑戰：

復合耦合難題：復合Die結構引發了Signoff Coupling RC（電阻電容耦合）、SI（信號完整性）、PI（電源完整性）等一系列復雜問題。

流程復雜度飆升：物理驗證和簽核的整體流程復雜度急劇提高。

多物理場耦合：電、磁、熱、力等多物理場耦合的分析技術難度大幅提升。

數據交互海量增長：對多維度海量數據的快速交互與處理需求猛增。

PART 02

業內領先：

行芯推出全棧3DIC Signoff解決方案

為應對上述挑戰，行芯科技推出業內首個支持任意組合堆疊方式的3DIC Signoff全棧解決方案，其核心優勢體現在：

高精度跨層寄生參數提取保障數據基石：支持Face-to-Face、Face-to-Back、Back-to-Back等任意晶圓堆棧設計，精準支持高密度Hybrid Bonding與TSV建模準確捕獲跨層耦合效應，為3DIC芯片簽核提供可靠精確的數據輸入。

多維度驗證支持協同優化：實現SI、PI、Power、Thermal、Timing等簽核流程的無縫銜接與高效協同。快速定位電源網絡風險，實現電-熱雙向耦合仿真，并適配3DIC跨Die時序收斂需求，達成“一次提取，全維度驗證”。

踐行“Shift-Left”設計方法學減少迭代周期：將3DIC堆疊帶來的電源網絡設計、功耗分析等關鍵環節前置，提前識別系統級IR Drop風險。通過“左移”設計實踐，有效提升設計效率與“一次流片成功率”。

PART 03

賦能產業，共創未來

目前，行芯科技3DIC Signoff全棧方案已成功應用于大容量存儲、高性能SoC等多個前沿領域，助力客戶實現多Die堆疊芯片的首次流片成功和供應鏈安全。未來，行芯科技將繼續攜手本土生態伙伴，深耕先進工藝與Chiplet異構集成技術，以持續的技術創新賦能集成電路產業升級，為高端芯片的自主可控提供堅實的EDA工具鏈支撐。