文章來源：學習那些事

原文作者：前路漫漫

本文主要講述芯粒設計與異質集成封裝。

概述

近年來，芯粒設計與異質集成封裝技術受到了行業內的廣泛關注，FPGA（如賽靈思與臺積電合作的Virtex系列）、微處理器（如AMD的EPYC系列、英特爾的Lakefield系列）等產品，均借助芯粒設計與異質集成技術實現了大規模量產。本文將對這兩項技術進行詳細介紹，首先明確片上系統（SoC）、芯粒設計及異質集成 封裝的定義，并分析其各自的優勢與劣勢。

片上系統(SoC)

片上系統（SoC）是將多種具備不同功能的集成電路，包括中央處理器（CPU）、圖形處理器（GPU）、存儲器等，集成到單一芯片之中，進而構成一個完整的系統或子系統。目前業界最具代表性的SoC產品是蘋果公司的應用處理器（AP）。圖1展示了不同特征尺寸（工藝技術）的芯片（A10~A17）其晶體管數量隨年份的變化趨勢，從中能夠清晰看到摩爾定律的影響——通過不斷縮小芯片特征尺寸來增加晶體管數量，從而拓展芯片的功能邊界。但遺憾的是，隨著技術的不斷推進，依靠縮小特征尺寸（持續微縮）來制造SoC的難度越來越大，同時成本也大幅攀升。相關調研數據顯示，圖2呈現了芯片設計成本隨特征尺寸縮小（直至5nm）的變化規律，僅完成5nm特征尺寸芯片的設計工作，就需要超過5億美元的投入，而高良率5nm工藝技術的研發更是需要高達10億美元的資金支持。此外，圖3展示了芯片尺寸對研發制造良率的影響，能夠發現，隨著芯片尺寸的增大，半導體制造的良率會呈現持續下降的態勢。

芯粒設計與異質集成封裝方法

芯粒設計與異質集成封裝是與SoC設計理念相對應的一種新型技術路徑。其核心思路是將傳統的SoC重新拆解設計為多個更小的芯粒，隨后通過先進的封裝技術，將不同材料制成、具備不同功能、由不同設計企業和代工廠生產，且擁有不同晶圓尺寸、不同特征尺寸的芯粒，集成組裝為一個完整的系統或子系統（見圖4~圖8）。其中，每一顆芯粒都是一個由可復用IP（知識產權）模塊組成的功能性集成電路（IC）單元。目前，行業內已形成至少5種不同的芯粒設計與異質集成封裝方法，具體如下：①芯片分區與異質集成，主要由成本優化和技術優化需求驅動，如圖4a所示；②芯片切分與異質集成，主要由成本控制和良率提升需求驅動，如圖4b所示；③在積層封裝基板上直接制造薄膜層，進而實現多系統和異質集成（即2.1D IC集成），如圖5所示；④在無TSV轉接板上實現多系統和異質集成（即2.3D IC集成），如圖6所示；⑤在TSV轉接板上實現多系統和異質集成（即2.5D和3D IC集成），如圖7所示。

在圖4a所示的芯片分區與異質集成方案中，包含邏輯單元和I/O接口的SoC芯片，會按照功能模塊劃分為邏輯芯粒和I/O芯粒。這些芯粒可通過前道芯片-晶圓（CoW）鍵合或晶圓-晶圓（WoW）鍵合工藝完成堆疊集成，之后再采用異質集成技術，將其組裝在單個封裝體的同一基板上，具體如圖8所示。需要強調的是，前道工藝芯粒集成能夠實現更小的封裝面積和更優的電氣性能，但這并非該方案的必需步驟。

在圖4b所示的芯片切分與異質集成方案中，邏輯芯片等SoC會被切分為多個更小的芯粒，例如邏輯1、邏輯2和邏輯3，隨后通過前道CoW或WoW工藝完成堆疊集成，再利用異質集成封裝技術，將邏輯芯粒和I/O芯粒組裝在單個封裝體的同一基板上。同樣，芯粒的前道集成工藝并非該方案的必需環節。

在圖5所示的積層封裝基板上直接制造薄膜層并實現多系統和異質集成方案中，一塊帶有薄膜層的積層封裝基板會同時承載CPU、邏輯芯片和HBM等SoC組件。該技術主要由高性能、小尺寸的應用需求驅動，適用于高密度、高性能的應用場景。

在圖6所示的無TSV轉接板上實現多系統和異質集成方案中，一塊精細金屬L/S RDL基板（有機轉接板）會同時承載CPU、邏輯芯片和HBM等SoC組件，轉接板則安裝在積層封裝基板上。該技術同樣由高性能、小尺寸的應用需求驅動，面向高密度、高性能的應用場景。

在圖7所示的TSV轉接板上實現多系統和異質集成方案中，一塊無源（2.5D）或有源（3D）TSV轉接板會同時承載CPU、邏輯芯片和HBM等SoC組件，轉接板安裝在積層封裝基板上。該技術由高性能、小尺寸的應用需求驅動，主要面向超高密度、超高性能的應用場景。

芯粒設計與異質集成封裝的優點和缺點

與傳統SoC相比，芯粒設計與異質集成的核心優勢體現在制造過程中良率的顯著提升。無論是采用芯片分區還是芯片切分的方式，得到的芯粒尺寸都遠小于傳統SoC，因此能夠有效提高半導體制造的良率，進而降低制造成本。圖3展示了單片設計與2顆、3顆、4顆芯粒設計對應的每片晶圓良率（良好芯片百分比）與芯片尺寸的關系，數據顯示，360mm2的單片芯片良率僅為15%，而4顆芯粒設計（單顆芯粒99mm2）的良率可提升一倍以上，達到37%。雖然4顆芯粒設計會帶來約10%的面積損失（396mm2的總芯片面積中，用于各芯粒互連的硅面積為36mm2），但良率的大幅提升能夠直接轉化為制造成本的降低。與此同時，芯片分區的設計方式還能有效縮短產品的上市周期，在CPU核的設計中，采用芯粒方法已被實踐證明可以有效降低設計和制造成本。此外，由于芯粒分散布局在整個封裝體內，還能對芯片的熱性能起到一定的優化作用。

芯粒設計與異質集成封裝也存在一定的劣勢，具體表現為：①接口設計需要額外的面積開銷，可能導致封裝尺寸增大；②封裝環節的成本相對更高；③整體設計復雜度提升，需要投入更多的設計工作量；④傳統的設計方法學難以完全適配芯粒設計的需求。