文章來源：學習那些事

原文作者：前路漫漫

本文介紹了3D集成技術的種類和不同技術。

3D集成技術至少包含3DIC集成和3DIC封裝兩個核心概念。顧名思義，兩者均采用垂直方向堆疊芯片的方式實現集成，但核心區別在于，3DIC集成過程中會用到硅通孔（TSV），而3DIC封裝則不涉及TSV的應用。

3DIC封裝（無TSV）

3DIC封裝的種類：

3DIC封裝擁有多種不同結構類型，圖1僅示意性展示了其中一部分。圖1a為采用引線鍵合技術實現的堆疊存儲芯片結構；圖1b為兩顆芯片通過焊料凸點面對面倒裝鍵合，再借助引線鍵合完成下一級互連；圖1c為背對背鍵合的雙芯片結構，底部芯片通過焊料凸點倒裝鍵合至基板，頂部芯片則通過引線鍵合與基板連接；圖1d中兩顆芯片采用面對面焊料凸點連接的倒裝芯片形式，頂部芯片再通過焊球與基板實現互連；圖1e為應用處理器芯片組（應用處理器+存儲芯片）的堆疊封裝（PoP）結構，底部封裝中，應用處理器通過焊料凸點倒裝鍵合至積層封裝基板，并完成底部填充工藝；頂部封裝用于封裝存儲芯片，通常采用交叉堆疊與引線鍵合的方式連接至無芯有機基板；圖1f展示了應用處理器芯片組的另一種PoP結構，底部封裝中，應用處理器通過再布線層（RDL）實現扇出，省略了倒裝芯片的晶圓凸點成型、積層封裝基板及底部填充等工序，上層封裝保持不變，仍用于存儲芯片的封裝。本文僅對采用扇出封裝的PoP技術進行簡要介紹，其他類型的3DIC封裝可參考相關技術文獻。

采用扇出技術的PoP

2012年，星科金朋率先提出采用扇出封裝技術實現應用處理器（AP）芯片組的PoP封裝。2016年9月，臺積電與蘋果合作，實現了基于集成扇出（integrated fan-out，InFO）封裝技術的AP芯片PoP量產，這一突破具有重要行業意義，標志著扇出型封裝不僅適用于基帶芯片、電源管理芯片（power management IC，PMIC）、射頻（radio frequency，RF）開關/收發芯片、RF雷達芯片、音頻編解碼芯片、MCU芯片及連接芯片等小尺寸芯片的封裝，還可應用于AP等高性能、大尺寸（>120mm2）片上系統（SoC）的封裝。圖2為iPhone AP芯片組采用的PoP結構示意圖及SEM圖像，其中AP（A12）芯片與移動DRAM芯片的PoP封裝通過臺積電的InFO技術實現。為提升電氣性能，集成無源器件（integrated passive device，IPD）通過焊料凸點倒裝至圖2所示的底部扇出型封裝上；該扇出型封裝包含三層RDL，最小金屬線寬/線距（L/S）為8μm，封裝焊球節距為0.35mm。目前，臺積電的4nm工藝已應用于A16處理器（2022年9月推出）。

圖3為三星于2018年8月推出的采用PoP形式的智能手表封裝結構。上層封裝體為存儲器嵌入式堆疊封裝（embedded package-on-package，ePoP），由2顆DRAM芯片、2顆NAND閃存及1顆NAND控制芯片組成，這些存儲芯片通過引線鍵合連接至3層無芯封裝基板，上封裝體尺寸為8mm×9.5mm×1mm；底部封裝體采用三星的扇出型板級封裝技術，將AP與PMIC并排封裝，其中AP芯片尺寸為5mm×3mm，PMIC芯片尺寸為3mm×3mm。該封裝的關鍵工藝步驟為：首先在PCB上制作空腔，將芯片放置于空腔內并層壓環氧模塑料（EMC），隨后將其粘貼至支撐片，完成RDL制備及焊球安裝。

3DIC集成（有TSV）

含有TSV的3DIC集成存在多種實現方案，圖4示意了其中幾種典型結構。圖4a中，DRAM與邏輯基片通過TSV、微凸點及底部填充料實現垂直堆疊；圖4b顯示，一顆高帶寬存儲芯片通過微凸點組裝至帶有TSV的邏輯芯片上；圖4c則展示了兩顆無凸點芯片通過混合鍵合技術連接，其中一顆芯片帶有TSV結構。

3DIC集成HBM規格：

圖5展示了HBM、HBM2、HBM2E及HBM3四種規格的高帶寬存儲器，它們常與片上系統（SoC）搭配使用，是5G及AI驅動的高性能計算（high-performance computing，HPC）應用中的核心組件，具體應用場景如圖6所示。目前，全球僅有三星和海力士實現了HBM芯片/模組的大規模量產，美光近期也已啟動相關研發工作。與第四代雙倍速率同步動態隨機存儲器（double data rate 4, DDR4）或第五代圖形用雙倍數據傳輸率存儲器（graphics double data rate 5, GDDR5）相比，HBM具有功耗更低、帶寬更高、芯片尺寸更小的優勢，因此受到顯卡供應商的廣泛青睞。HBM技術采用存儲芯片垂直堆疊設計，芯片之間通過TSV和微凸點實現互連；此外，每顆芯片配備兩個128位通道，其內存總線寬度遠超其他類型的DRAM內存。HBM2于2016年首次亮相，2018年12月，JEDEC（固態技術協會）更新了HBM2標準，更新后的標準分為HBM2和HBM2E，以區分于初始HBM2標準。其中，HBM2標準允許每個堆棧最多容納12個裸片，最大容量可達24GB，內存帶寬固定為307GB/s，通過1024位內存接口實現數據傳輸，每個堆棧由8個獨立通道分隔；初始HBM2標準則要求堆棧中最多包含8顆芯片（與HBM一致），總帶寬為256GB/s。HBM3標準已正式確定，可支持最高6.4Gbit/s的引腳傳輸速率、64GB的存儲容量及高達512GB/s的傳輸速率。

3DIC集成——HBM組裝：

如圖7所示，三星與海力士均采用C2（銅柱+焊料帽）工藝，結合帶有非導電膜（從NCF層壓C2凸點鍵合晶圓上分割而成）的DRAM大壓力TCB工藝，制造圖5所示的3DIC集成堆棧。該3D存儲立方采用逐顆堆疊的方式，每顆芯片的堆疊過程需耗時約10s，主要完成底部填充膜凝膠化、焊料熔化與固化及膜固化等工序，產率問題成為制約該工藝規模化應用的關鍵。相關產率提升方案可參考相關技術文獻。采用DRAM晶圓混合鍵合技術可有效提高堆疊產率。

微凸點3DIC集成：

圖8為新加坡微電子研究所（IME）采用微凸點鍵合技術實現的存儲芯片與帶TSV邏輯芯片的集成結構，該測試結構的設計、材料選擇、工藝流程及制備細節可參考相關技術文獻。圖8展示了該集成結構（尤其是TSV部分）的SEM圖像，同時呈現了互連微凸點（Cu柱+焊料帽）及凸點下金屬化層（under bump metallization，UBM）（化學鍍Ni浸Au工藝制備）。2020年7月，英特爾推出搭載FOVEROS技術的“Lakefield”處理器芯片，如圖9所示，該處理器是最早采用3DIC集成技術的移動產品（如便攜式計算機）處理器。

無凸點3DIC集成：

臺積電已發表多篇關于含TSV芯片-芯片無凸點混合鍵合的技術文獻，相關結構如圖10和圖11所示；英特爾也推出了名為FOVEROS Direct的Cu-Cu混合鍵合技術，其結構如圖12所示。