深入解析CDCM61002：高性能時鐘發生器的卓越之選

在電子設計領域，時鐘發生器扮演著至關重要的角色，它為各種電路系統提供穩定、精確的時鐘信號，確保系統的正常運行。今天，我們將深入探討德州儀器（TI）的CDCM61002，一款高度通用的低抖動頻率合成器，看看它有哪些獨特的特性和優勢。

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一、產品概述

CDCM61002是一款能夠產生兩個低抖動時鐘輸出的頻率合成器，可在低電壓正發射極耦合邏輯（LVPECL）、低電壓差分信號（LVDS）或低電壓互補金屬氧化物半導體（LVCMOS）輸出之間進行選擇。它可以接受低頻晶體或LVCMOS輸入，適用于各種有線和數據通信應用，如SONET、以太網、光纖通道、串行ATA和HDTV等。

二、關鍵特性

輸入特性

• 參考輸入：支持一個晶體/LVCMOS參考輸入，輸入頻率范圍為21.875 MHz至28.47 MHz，常見的輸入頻率包括24.8832 MHz、25 MHz和26.5625 MHz。
• 片上VCO：片上VCO的工作頻率范圍為1.75 GHz至2.05 GHz，為輸出頻率的生成提供了穩定的基礎。

輸出特性

• 輸出類型：提供2x輸出，可通過引腳在LVPECL、LVDS或2-LVCMOS之間進行選擇，工作電壓為3.3 V，同時還提供LVCMOS旁路輸出。
• 輸出頻率：輸出頻率可通過單個輸出分頻器選擇為/1、/2、/3、/4、/6、/8，支持多種常見的LVPECL/LVDS和LVCMOS輸出頻率，輸出頻率范圍為43.75 MHz至683.264 MHz。
• 低抖動性能：高性能PLL核心，對于625-MHz LVPECL輸出，相位噪聲典型值為–146 dBc/Hz（5-MHz偏移），隨機抖動典型值為0.509 ps RMS（10 kHz至20 MHz）。
• 輸出占空比校正：輸出占空比校正為50%（± 5%），LVPECL輸出的輸出偏斜低至20 ps。

控制特性

• 分頻器編程：通過控制引腳進行分頻器編程，包括兩個用于預分頻器/反饋分頻器的引腳、三個用于輸出分頻器的引腳和兩個用于輸出選擇的引腳。
• 芯片使能控制：提供芯片使能控制引腳，方便對設備進行控制。

其他特性

• 電源和溫度范圍：采用3.3-V核心和I/O電源，工作溫度范圍為–40°C至+85°C。
• 封裝和ESD保護：采用5-mm × 5-mm、32引腳的QFN（RHB）封裝，ESD保護超過2 kV（HBM）。

三、功能模塊詳解

鎖相環（PLL）

CDCM61002包含一個片上鎖相環和片上VCO。PLL由晶體輸入接口、相位頻率檢測器（PFD）、電荷泵、片上環路濾波器以及預分頻器和反饋分頻器組成。PLL由片上低壓差（LDO）線性穩壓器供電，通過將敏感的模擬電源與數字電源分開供電，提供了對外部電源噪聲的隔離。REG_CAP1和REG_CAP2引腳應分別通過10-μF電容器接地，以確保穩定性。

晶體輸入接口

建議輸入晶體采用基模振蕩模式和并聯諧振電路。晶體負載電容對于確保晶體在預期參數內振蕩至關重要。CDCM61002采用Colpitts振蕩器電路，晶體的一個引腳連接到XIN引腳，另一個引腳接地。在計算離散電容組件的值時，需要考慮所有電容源。為了最小化晶體的頻率誤差，應盡量減小額定負載電容和實際負載電容之間的差異，并使用低牽引能力的晶體。

相位頻率檢測器（PFD）

PFD接收來自輸入接口和反饋分頻器的輸入，根據兩個輸入之間的相位和頻率差異產生輸出。PFD輸入的允許頻率范圍為21.875 MHz至28.47 MHz。

電荷泵（CP）

電荷泵由PFD控制，根據PFD的指令對片上環路濾波器的積分部分進行充電或放電。積分和濾波后的電荷泵電流通過片上環路濾波器轉換為電壓，驅動內部VCO的控制電壓節點。電荷泵電流預設為224 μA，不可更改。

片上PLL環路濾波器

片上有源環路濾波器拓撲對應于PFD頻率范圍為21.875 MHz至28.47 MHz、電荷泵電流為224 μA時的400 kHz PLL帶寬。

預分頻器和反饋分頻器

VCO輸出經過預分頻器和反饋分頻器，這兩個分頻器根據控制引腳的設置進行設置，以確保VCO頻率和PFD頻率在指定范圍內。

片上VCO

CDCM61002包含一個基于LC振蕩器的片上VCO，具有低相位噪聲，頻率范圍為1.75 GHz至2.05 GHz。VCO需要進行校準以確保在有效設備工作條件下正常運行。在設備上電后的首次初始化或通過RSTN引腳進行設備復位時，會在16,384 × 參考輸入時鐘周期后啟動VCO校準序列，校準大約需要20 μs。

輸出分頻器

預分頻器的輸出也連接到輸出分頻器，輸出分頻器可以根據控制引腳進行設置。

輸出緩沖器

每個輸出緩沖器可以設置為LVPECL、LVDS或2x LVCMOS，OSC_OUT是一個LVCMOS輸出，可用于監測輸入晶體的負載情況，以確保晶體頻率誤差最小。在VCO校準期間，輸出緩沖器被禁用，校準完成后才啟用。

四、應用信息

啟動時間估計

CDCM61002的啟動時間可以根據參考時鐘周期、電源上升時間、參考啟動時間、內部延遲時間、VCO校準時間和PLL鎖定時間等參數進行估計。

功率考慮

根據不同的配置，CDCM61002的電流消耗會有所不同。可以通過計算各個模塊的電流消耗來估計整個設備的功率消耗。

熱管理

由于CDCM61002的功率消耗可能較高，需要注意熱管理。為了確保可靠性和性能，芯片溫度應限制在最高+125°C。設備封裝具有暴露的散熱墊，可提供主要的散熱路徑，PCB上應設計包含多個過孔連接到接地平面的熱焊盤圖案，以最大化散熱效果。

電源濾波

PLL-based頻率合成器對電源噪聲非常敏感，因此需要采取措施減少系統電源的噪聲。使用濾波電容消除電源的低頻噪聲，旁路電容為高頻噪聲提供低阻抗路徑，并防止電源系統受到感應波動的影響。建議在每個電源引腳附近添加高頻旁路電容，并采用短回路布局以減少電感。

輸出端接

• LVPECL端接：LVPECL輸出為開放發射極，需要適當的偏置和端接以確保設備正常運行和信號完整性。可以使用Thevenin等效電路進行端接，建議將所有電阻組件靠近驅動器端或接收器端放置。
• LVDS端接：LVDS輸出的正確端接是在接收器端的兩個輸出之間使用100 Ω電阻。可以使用直流耦合或交流耦合端接，同樣建議將電阻組件靠近驅動器端或接收器端放置。
• LVCMOS端接：對于LVCMOS驅動器，串聯端接是一種常用的技術，建議在驅動器附近放置一個串聯電阻，使驅動器阻抗和串聯電阻之和接近傳輸線阻抗（通常為50 Ω）。

五、總結

CDCM61002以其低抖動、高性能、靈活的輸出配置和易于配置的特點，成為高端數據通信應用中時鐘驅動的理想選擇。無論是在SONET、以太網、光纖通道還是其他領域，它都能為系統提供穩定、精確的時鐘信號。在實際應用中，工程師需要根據具體需求合理配置設備參數，并注意電源濾波、熱管理和輸出端接等問題，以確保設備的最佳性能。你在使用類似時鐘發生器的過程中遇到過哪些問題呢？歡迎在評論區分享你的經驗和見解。