作者：黃晶晶

在AI發展浪潮下，算力體系的軟硬件協同適配能力持續躍升，從芯片架構優化、大模型逐漸收斂到算力調度機制，全鏈路的技術迭代已大幅消解算力供給與應用需求間的適配性矛盾。當算力不再是制約AI應用的核心瓶頸時，存力的戰略重要性隨之凸顯，成為決定算力價值能否高效釋放的關鍵支撐。

存力的核心效能直接關乎數據的存儲密度、讀寫效率與安全性，無論是大模型訓練還是實時業務場景下的低延遲數據調取，都對存力的性能指標、底層架構、成本控制等提出新的要求。

當前AI加速從云端向端側落地，AI推理接棒AI訓練成為更廣闊的市場。2025年不少存儲廠商圍繞AI存儲的研發與部署取得進展，諸多新興存儲技術將賦能AI應用的大規模落地。

HBM4E定制化

臺積電提出定制HBM將在HBM4E時代正式落地，即C-HBM4E。在 C-HBM4E 上，為向基礎裸片集成MC（內存控制器）以滿足節省計算芯片面積等需求，臺積電將提供 N3P 先進制程基礎裸片解決方案，可將能效提升至HBM3E基礎裸片的2倍左右。同時 C-HBM4E 的 Vdd 電壓將僅有 0.75V，較HBM4 進一步降低。

去年，SK 海力士與臺積電簽署諒解備忘錄，臺積電負責生產HBM4的基礎裸片。SK 海力士以往 HBM 產品的基礎裸片由自身制程工藝制造，而 HBM4 采用臺積電的先進邏輯工藝。
在SK 海力士首次公開展示的HBM4可以看到，該產品采用12層堆疊結構，通過臺積電N3 工藝制造的基底裸片，實現了單顆36GB容量和2TB/s 的帶寬突破，較前代 HBM3E 的傳輸速度提升了60% 以上。
美光下一代 HBM4E內存規劃中，與完全基于自研先進 CMOS 基底芯片的HBM 不同，HBM4E的基底邏輯芯片將與臺積電合作制造，涵蓋標準品與定制化產品。美光預計 HBM4E 將于2027 年正式推出。此外，三星電子計劃最早于明年上半年完成 HBM4E 的開發工作。

HBF

SanDisk閃迪在今年2月份展示最新研發的高帶寬閃存（HBF），這是專為AI領域設計的新型存儲器架構。HBF全稱HighBandwidthFlash，其結構與堆疊DRAM芯片的HBM類似，是一種通過堆疊NAND閃存而制成的產品。

在設計上，HBF結合了3DNAND閃存和高帶寬存儲器（HBM）的特性，能更好地滿足AI推理的需求。HBF的堆疊設計類似于HBM，通過硅通孔（TSVs）將多個高性能閃存核心芯片堆疊，連接到可并行訪問閃存子陣列的邏輯芯片上。也就是基于SanDisk的BICS3DNAND技術，采用CMOS直接鍵合到陣列（CBA）設計，將3DNAND存儲陣列鍵合在I/O芯片上。

HBF可匹配HBM的帶寬，同時以相近的成本實現每個堆棧的容量比HBM高出8到16倍。HBF使用16個核心芯片，單堆棧容量可達512GB，8個HBF堆棧可實現4TB的容量。

據介紹，單顆HBF可容納完整的64B模型，有望應用于手機端大模型本地化，也適用于自動駕駛、AI玩具、IoT等邊緣設備的低功耗、高容量的邊緣AI存儲需求。

不過，HBF主要具備高帶寬和容量的特性，但由于NAND閃存的延遲較高，HBF在速度上不如DRAM。因此，?該技術針對的是讀取密集型AI推理任務，而不是延遲敏感型應用。

來自韓國科學技術高等研究院(KAIST)的JounghoKim教授被稱為“HBM之父”，他的團隊提出一種架構，認為100GB的HBM可以作為1TB的HBF前面的緩存層，這將充分利用HBF的優勢同時不會導致性能下降。

Sandisk預計在2026年下半年交付其HBF閃存的第一批樣品，首批采用HBF的AI推理設備樣品將于2027年初上市。

其他廠商方面，SK海力士推出了名為“AIN系列”的全新產品線，其中就包含HBF。而三星也已經啟動自有HBF產品的早期概念設計工作。Kioxia于今年8月展示了一款5TB超高速HBF原型產品。

HBS

SK海力士正在研發一項全新的高帶寬存儲HBS，采用了創新的芯片堆疊方案。根據規劃，該技術將通過一種名為垂直導線扇出（VFO）的封裝工藝，實現最多16層DRAM與NAND芯片的垂直堆疊，這種高密度的堆疊方式將大幅提升數據處理速度，為移動設備的AI運算提供強有力的存儲支撐。

SK 海力士正在開發的VFO技術選擇銅線而非銅柱。DRAM 以階梯式方式堆疊，然后將環氧樹脂注入空白處以使其硬化，來實現移動DRAM芯片的堆疊，并通過垂直柱狀線/重新分布層連接到基板。

SK 海力士的 VFO 技術結合FOWLP（晶圓級封裝）和 DRAM 堆疊兩項技術，VFO 技術通過垂直連接，大幅縮短了電信號在多層 DRAM 間的傳輸路徑，將線路長度縮短至傳統內存的 1/4 以下，將能效提高 4.9%。這種方式雖然增加1.4% 的散熱量，但是封裝厚度卻減少27%。

VFO封裝摒棄了傳統的彎曲導線連接方式，采用直線直接連接堆疊的DRAM和NAND芯片。這一改進不僅大幅縮短布線距離，更有效減少信號傳輸過程中的損耗與延遲，同時還能支持更多的I/O通道，從多個維度推動整體數據處理性能的大幅提升。

此外，HBS無需采用HBM所依賴的硅通孔TSV工藝，不僅降低制造成本，還能有效提升產品良率。未來HBS將采用與手機芯片組協同封裝的模式，再一同安裝到設備主板上，實現硬件層面的高效適配。

目前，SK海力士尚未公布 HBS 技術的具體量產時間表，HBS存儲有望在未來2-3 年內實現商業化應用，成為移動終端存儲的新一代標桿產品。

端側堆疊DRAM

華邦電子推出的CUBE（Customized Ultra-Bandwidth Elements）是一種針對SoC（System on Chip）在DRAM合封上遇到的挑戰所設計的創新內存產品。這種緊湊超高帶寬DRAM專為邊緣計算領域設計，通過將SoC裸片置于DRAM裸片上方，CUBE技術能夠在不采用SoC的TSV（Through-Silicon Via）工藝的同時，達到降低成本和尺寸的目的。此外，它還改進了散熱效果，并特別適用于對低功耗、高帶寬以及中低容量內存有需求的應用場景。

兆易創新基于堆疊內存的定制化方案已經有先導客戶的先導產品實現發布和落地。兆易創新積極與邏輯芯片客戶合作，覆蓋多種端側的應用。目前已經有一些項目落地，公司也向產業合作伙伴和業界證明公司定制化存儲帶來的帶寬、功耗、能效等方面的優勢和成果。明年以后有望看到定制化存儲解決方案，在包括AIPC、手機、端側智能設備、汽車等領域實現樣品推出和芯片的量產。

摩根士丹利最新研報表示，WoW（晶圓堆疊）技術采用3D封裝解決方案，讓芯片“上下疊加”，WoW能夠實現10倍內存帶寬提升和90%功耗降低，有望破解邊緣AI發展瓶頸。報告稱，兆易創新與長鑫存儲合作開發，4層堆疊已成熟，8層堆疊也在路線圖中。

存算一體

近日，英偉達與人工智能芯片初創公司Groq達成技術許可合作，將采用Groq的推理技術。

Groq公司研發的語言處理單元（Language Processing Unit，簡稱LPU），憑借獨特架構展現出極高的推理性能，是一款典型的近存計算芯片。

該芯片采用14nm制程，搭載230MB SRAM以保障內存帶寬，片上內存帶寬達80TB/s。SRAM的訪問速度遠快于DRAM，使其在計算密集型應用中表現突出；而大容量SRAM的配置，有助于提升機器學習、人工智能等計算密集型工作負載的處理效率。

此外，Axelera的AIPU芯片采用創新的內存計算技術。與傳統磁盤存儲相比，內存計算將數據直接存儲在主內存（RAM）中，大幅提升數據處理速度。AI芯片初創公司EnCharge AI研發出一種新型內存計算架構，專為AI推理場景設計。其核心技術是基于模擬存內計算的AI芯片，該創新設計采用“基于電荷的存儲器”，通過讀取存儲平面上的電流而非單個比特單元處理數據，并使用更精確的電容器替代傳統半導體器件。

此外，d-Matrix采用數字內存計算（DIMC）引擎架構，將計算單元遷移至RAM（內存）附近；該數字存算一體技術通過合并存儲器與計算單元中的乘法累加器（MAC），顯著提升計算帶寬與效率，同時降低延遲、減少能耗。

昕原半導體的ATOM（AI Thruster Optimized Memory）產品系列，利用ReRAM（阻變存儲器）兼容先進工藝的特性，將存儲單元與計算單元融為一體，相比傳統方案實現數十倍的帶寬、性能及能效比提升。

微納核芯首創三維存算一體（3D-CIM）架構，破解“高性能+低功耗+低成本”不可能三角。 “3D近存計算+存內計算”的組合實現芯片的PPA優勢。相比傳統馮諾依曼架構，微納核芯的存內計算CIM技術已實現4倍以上算力密度提升（同等成本改善）和10倍以上功耗降低。該3D-CIM不依賴于先進工藝，確保了供應鏈自主可控，將成為全球最快可量產3D端側AI芯片。

3D NAND的垂直擴展與橫向縮小

NAND芯片的成本競爭力水平取決于單個芯片可以容納多少位。一般來說提高位密度的方法包括以下幾種:“垂直擴展”，即增加層數。“橫向縮小”技術，涉及減少芯片的二維面積。

對于大容量、高性能的產品線，鎧俠將結合進一步的堆疊與橫向收縮開發具有高位密度和大容量的產品，如BiCSFLASH第10代及更高版本，以滿足企業和數據中心SSD市場的需求。其次，對于以性能為核心的產品線，將開發BiCSFLASH第九代，利用CBA技術，將現有的一代存儲單元與高速CMOS技術相結合，從而滿足各種尖端應用的要求。

鎧俠在開發諸如OCTRAM(氧化物半導體通道晶體管DRAM)，這是一種使用氧化物半導體通道的新型DRAM，目標市場將是需要低功耗主存儲的未來市場。

鎧俠還開發了一種具有極低延遲、高性能的閃存XL-FLASH。XL-FLASH設計用于填補易失性存儲器（如DRAM）和當前閃存之間存在的性能缺口。XL-FLASH與所有閃存一樣，能夠在斷開電源時保留數據。支持MLC功能的第二代XL-FLASH正在批量生產。

此外，三星的第十代V-NAND閃存，堆疊層數超過400層（約420-430層），CoP混合鍵合外圍單元架構，接口速度高達5600MT/s，單 Die 密度 28 Gb/mm2單die容量為1Tb。

超大容量HDD

AI 工作流在使用和創建的無限循環中運行，不僅需要支持計算的處理器和內存，還需要存儲組件。AI 工作流的相互關聯的步驟包括搜尋數據、訓練模型、創建內容、存儲內容、保留數據和重用數據。

例如，在開始的數據搜尋階段，網絡SSD和網絡硬盤用于存儲創建新內容所需的大量數據。網絡 SSD 充當可立即訪問的數據層，提供更快的性能。網絡硬盤提供充足、密集、可擴展的容量并通過長期保留和數據保護來提供原始數據。

在模型訓練中，機械硬盤以經濟實惠的方式存儲訓練AI模型所需的大量數據。在內容存儲階段，機械硬盤用于存儲和保護所創建內容的復制版本，并提供關鍵容量，用于存儲 AI 處理過程中生成的內容。

熱輔助磁記錄（HAMR）技術被認為是實現30TB以上超大容量HDD的關鍵技術。其磁密度、效率和空間優化優勢使其成為 AI 應用的強大選擇。這些硬盤提供前所未有的每盤片 3TB+ 的磁密度，目前可提供 30TB 起的容量并向超大規?？蛻襞砍鲐?。Seagate 已經在測試 Mozaic (魔彩盒) 平臺實現每盤片 4TB+ 和 5TB+ 的容量。與當前這一代垂直磁記錄 (PMR) 硬盤相比，Mozaic 3+ (魔彩盒 3+) 硬盤的運行功耗只有 PMR 的四分之一，每 TB 隱含碳排放為十分之一。

西部數據的ePMR（能量輔助垂直磁記錄）和UltraSMR（超長磁記錄）技術是其硬盤驅動器（HDD）產品線中的關鍵創新，旨在提升容量、性能和能效，以滿足云存儲、人工智能等數據密集型應用的需求。

UFS 5.0

JEDEC固態技術協會宣布即將完成新一代UFS 5.0存儲標準。UFS5.0專為需要高性能且低能耗的移動應用和計算系統而設計，計劃提供比其前代更快的資料存取速度和更佳的性能表現，同時保持與UFS 4.x硬件的兼容性。

UFS提供高性能、低功耗的嵌入式存儲，非常適合在需要提高功耗的應用中使用。這包括計算和移動系統，如智能手機和可穿戴設備，以及在汽車應用邊緣計算和游戲控制臺中日益擴大的角色。其高速串行接口和優化的協議使顯著的功耗系統性能吞吐量。

UFS 5.0的功能將包括，將順序性能提高到10.8GB/s，以滿足AI需求；集成鏈路均衡，實現更可靠的信號完整性；獨立供電源軌設計，可在PHY和內存子系統之間提供噪聲隔離，從而簡化系統集成難度；內置哈希，以提高安全性。

PCIe 8.0

近日，PCI-SIG宣布PCI Express 8.0規范的Version 0.3 版本已獲得工作組批準，現已向PCI-SIG 會員開放。這標志著PCIe 8.0 規范完成了第一版審查草案，該規范正按照2028年正式推出的預設開發進程推進。按照 PCIe 規范此前的開發慣例，PCIe 8.0 此后還將經歷 Version 0.5 / 0.7 / 0.9 等階段方能走到最終的 1.0 版本。

PCI Express 8.0 規范開發計劃于2025年8月公布，該標準將繼續采用PAM4脈沖幅度調制信號技術，并在PCIe 7.0的基礎上實現傳輸速率翻倍，達到每通道256GT/s。在×16 配置下雙向傳輸帶寬可達 1TB/s，旨在滿足未來高性能計算、AI對高速互聯的需求。

LPDDR6

JEDEC固態技術協會近日宣布發布最新一代低功耗內存LPDDR6標JESD209-6，旨在顯著提高包括移動設備和人工智能在內的各種用途的內存速度和效率。新的JESD209-6LPDDR6標準代表了內存技術的重大進步，提供了增強的性能、能效和安全性。

為了實現AI應用程序和其他高性能工作負載，LPDDR6采用了雙子通道架構，允許靈活操作，同時保持32字節的精細訪問粒度。為了滿足日益增長的能效需求，與LPDDR5相比，LPDDR6使用電壓更低、功耗更低的VDD2電源運行，并要求為VDD2提供雙路電源供電。與之前版本的標準相比，安全性和可靠性方面也進行了改進。