解析TI ADS822和ADS825：高性能10位ADC的卓越選擇

在電子設計領域，模數轉換器（ADC）是連接模擬世界與數字世界的關鍵橋梁。而德州儀器（TI）推出的ADS822和ADS825這兩款10位、40MHz采樣的ADC，憑借其出色的性能和廣泛的適用性，受到了眾多工程師的青睞。下面就為大家詳細介紹這兩款產品。

文件下載：ads822.pdf

1. 核心特性與優勢

高性能指標

ADS822和ADS825具有一系列令人矚目的特性。高信噪比（SNR）達到60dB，無雜散動態范圍（SFDR）高達72dBFS，這意味著在信號轉換過程中，能夠有效降低噪聲和雜散信號的干擾，為后續的信號處理提供更純凈、準確的數字信號。同時，其低功耗設計，正常工作時僅需190mW的功率，還具備20mW的掉電模式，極大地降低了系統的整體功耗，對于需要長時間運行或對功耗敏感的應用場景尤為重要。

靈活的輸入輸出設計

這兩款ADC支持單端或全差分模擬輸入，并且輸入范圍可編程。這種靈活性使得它們能夠適應不同類型的信號源和應用需求。此外，ADS825還兼容+3V或+5V邏輯I/O，方便與不同邏輯電平的系統進行接口。

高精度轉換

通過采用數字誤差校正技術，ADS822和ADS825在10位分辨率下實現了出色的差分線性度，無漏碼現象，能夠滿足對精度要求較高的成像、通信等應用場景。

2. 電氣特性剖析

輸入特性

在電氣特性方面，ADS822和ADS825的模擬輸入具有多種可選范圍。標準單端輸入范圍為2Vp-p，對應電壓為1.5V - 3.5V；也可選擇1Vp-p的單端輸入范圍，電壓為2V - 3V。輸入阻抗為1.25MΩ，在3dBFS輸入時，輸入帶寬可達300MHz，能夠滿足高頻信號的采樣需求。

轉換特性

采樣率最高可達40MSPS，數據延遲為5個時鐘周期。在動態特性方面，差分線性誤差（DNL）最大為±0.5LSB，積分非線性誤差（INL）在f = 1MHz時最大為±0.5LSB，保證了轉換的高精度。此外，SFDR在f = 1MHz時為72dBFS，在f = 10MHz時為66dBFS，能夠有效抑制雜散信號。

數字輸入輸出特性

數字輸入方面，支持TTL、+3V/+5V CMOS兼容的轉換時鐘上升沿觸發。數字輸出采用正直偏移二進制編碼（SOB），可通過反轉最高有效位（MSB）輕松轉換為二進制補碼。輸出電容為5pF，推薦數據線上的電容負載 ≤ 15pF，以避免影響性能。

3. 引腳配置與功能

ADS822和ADS825采用SSOP - 28封裝，引腳配置豐富且合理。各個引腳都有其特定的功能，例如：

電源與地引腳：+Vs為+5V電源引腳，GND為接地引腳，為芯片提供穩定的電源供應。
數據輸出引腳：Bit1 - Bit10為10位數據輸出引腳，輸出轉換后的數字信號。
控制引腳：OE為輸出使能引腳，HI為高阻抗狀態，LO為正常工作狀態；PD為掉電引腳，HI為使能掉電模式，LO為正常工作。
參考與輸入選擇引腳：RSEL用于輸入范圍選擇，HI為2V，LO為1V；INT/EXT用于參考選擇，HI為外部參考，LO為內部參考。

通過合理配置這些引腳，工程師可以根據實際應用需求靈活調整芯片的工作模式和參數。

4. 應用電路設計

輸入配置

ADS822和ADS825支持多種輸入配置方式，以滿足不同應用場景的需求。

AC - 耦合、單電源接口：在單+5V電源供電的情況下，通過合理連接RSEL引腳和配置參考電壓，可實現2Vp-p的滿量程輸入范圍。利用兩個1.62kΩ電阻創建約+2.5V的共模電壓，為驅動放大器提供合適的偏置，無需在放大器和轉換器之間使用耦合電容，簡化了電路設計。
AC - 耦合、雙電源接口：當選擇雙電源供電的放大器時，如OPA642，可充分發揮其低失真的特性。通過電容耦合單端信號到ADC輸入，并利用兩個電阻連接上下參考電壓，滿足ADC的共模要求，降低失真。
DC - 耦合與電平轉換：對于信號路徑包含直流分量的應用，需要采用DC - 耦合方式，并通過接口電路提供直流電平轉換。使用雙運放進行電平轉換，使信號與所選輸入范圍兼容，同時可通過調整電阻值校正輸入信號的直流偏移。
單端到差分轉換（變壓器耦合）：在需要將單端信號轉換為差分信號輸入的應用中，RF變壓器是一種不錯的選擇。選擇具有中心抽頭的變壓器，可施加共模直流電壓，實現差分信號轉換，同時提高SFDR性能。

參考操作

ADS822和ADS825的內部參考電路由帶隙電壓參考、上下參考驅動和電阻參考梯組成。通過將RSEL引腳連接到低或高電位，可輕松設置模擬輸入擺幅為1Vp-p或2Vp-p的滿量程范圍。在外部參考模式下，可斷開REFT和REFB的緩沖放大器，提高設計的靈活性。同時，為確保參考配置的正常工作，需要在所有參考引腳提供可靠的旁路電容，以減少時鐘饋通。

數字輸入輸出設計

時鐘輸入要求

時鐘抖動對高速、高分辨率ADC的SNR性能至關重要。ADS822和ADS825在CLK輸入的上升沿采樣輸入信號，因此該邊沿的抖動應盡可能小。在欠采樣應用中，更要特別注意時鐘抖動問題，將時鐘輸入視為模擬輸入進行處理，確保時鐘信號具有50%的占空比和快速的上升、下降時間。ADS825的時鐘輸入可驅動3V或5V邏輯電平，使用低電壓邏輯（3V）可能會改善轉換器的交流性能。

數字輸出設計

建議將數據線上的電容負載保持在盡可能低的水平（≤15pF），以避免高電容負載導致的動態電流增大，影響ADC的性能。必要時，可在轉換器輸出引腳附近使用外部緩沖器或鎖存器，減少電容負載并隔離數字噪聲。

接地與去耦設計

在高頻設計中，正確的接地和去耦設計對于保證ADS822和ADS825的性能至關重要。推薦使用多層PCB板，將芯片視為模擬組件，盡可能使用模擬電源供電，避免數字電源噪聲的干擾。所有接地引腳應直接連接到模擬接地平面，模擬信號走線應與數字線路分離，防止噪聲耦合。同時，在所有電源和參考引腳提供足夠的旁路電容，如0.1μF陶瓷芯片電容和1μF - 22μF的雙極性電容，降低阻抗，減少高頻電流瞬變和時鐘饋通噪聲。