ADC12DL500、ADC12DL1500 和 ADC12DL2500 是模數轉換器 （ADC） 系列，在雙通道模式下可采樣高達 500MSPS、1.5GSPS 和 2.5GSPS，在單通道模式下采樣高達 1GSPS、3GSPS 和 5GSPS。通道數（雙通道模式）和采樣率（單通道模式）的可編程權衡允許開發靈活的硬件，以滿足高通道數或寬瞬時信號帶寬應用的需求。
*附件：adc12dl1500.pdf

這些器件使用低延遲、低電壓差分信號 （LVDS） 接口，用于對延遲敏感的應用或首選 LVDS 的簡單性。該接口使用多達 48 個數據對、四個雙倍數據速率 （DDR） 時鐘和四個選通信號，排列在四個 12 位數據總線中。該接口支持高達 1.6Gbps 的信令速率。頻閃信號簡化了總線之間和多個設備之間的同步。選通在內部生成，可通過SYSREF輸入在確定性時間復位。創新的同步功能（如無噪聲孔徑延遲 （TAD）調整和 SYSREF 窗口化）進一步簡化了多器件同步。

特性

• ADC內核：
  • 12 位分辨率
  • 單通道模式下高達 1GSPS、3GSPS、5GSPS
  • 雙通道模式下高達 500MSPS、1.5GSPS、2.5GSPS
• 用于低幅度、高階諧波的內部抖動
• 低延遲LVDS接口：
  • 總延遲：< 10ns
  • 多達 48 個數據對，速度為 1.6Gbps
  • 四個DDR數據時鐘
  • 頻閃信號簡化了同步
• 本底噪聲（無輸入，VFS = 1VPP-DIFF）：
  • 雙通道模式：-143.5、-148、-149.8dBFS/Hz
  • 單通道模式：-146.2、-150.3、-152.2dBFS/Hz
• VCMI為0V的緩沖模擬輸入：
  • 模擬輸入帶寬 （–3dB）：8GHz
  • 滿量程輸入電壓（VFS，默認）：0.8VPP
• 無噪聲光圈延遲 （TAD） 調節：
  • 精確采樣控制：19fs 步長
  • 簡化同步和交錯
  • 溫度和電壓不變延遲
• 易于使用的同步功能：
  • 自動 SYSREF 定時校準
  • 樣品標記的時間戳
• 功耗：2.6、2.8、3W

參數

方框圖

一、產品概述

ADC12DLx500 系列是德州儀器推出的高速 12 位模數轉換器（ADC）家族，核心優勢在于靈活的通道與采樣率配置、低延遲 LVDS 接口及優異的信號處理能力，專為高帶寬信號采集場景設計。該系列器件支持雙通道與單通道模式切換，可適配示波器、電子戰（SIGINT/ELINT）、激光雷達（LiDAR）、微波回傳、汽車雷達測試、光譜分析等多樣化應用，能滿足寬瞬時信號帶寬或多通道采集的硬件需求。

核心模式與采樣率配置

二、核心特性

（一）ADC 核心與信號性能

1. 精度與噪聲
   • 12 位分辨率，無失碼，微分非線性（DNL）典型值 ±0.17LSB，積分非線性（INL）典型值 ±1.5LSB，保證信號轉換精度；
   • 低噪聲特性：雙通道模式下噪聲譜密度（NSD）低至 - 143.5 -149.8dBFS/Hz，單通道模式下低至 - 146.2 -152.2dBFS/Hz；
   • 動態性能優異：典型信噪比（SNR）5657dBFS，無雜散動態范圍（SFDR）最高 75dBFS，三階互調失真（IMD3）低至 - 87dBc，有效位數（ENOB）約 8.89.2bits。
2. 輸入與帶寬
   • 模擬輸入帶寬達 8GHz（-3dB），支持 AC/DC 耦合，輸入共模電壓（VCMI）典型值 0V，差分輸入滿量程（VFS）默認 0.8VPP，可通過寄存器調整至 480~1040VPP；
   • 內置輸入緩沖器，隔離采樣電容噪聲，輸入端集成 50Ω 終端電阻，簡化外部電路設計。

（二）低延遲 LVDS 接口

• 接口配置 ：最多 48 組數據對、4 路 DDR 時鐘、4 路選通信號（Strobe），分為 4 個 12 位數據總線，信號速率最高 1.6Gbps，總延遲 < 10ns，適配 latency 敏感場景；
• 同步機制 ：選通信號（Strobe）簡化多總線 / 多器件同步，可通過 SYSREF 輸入實現確定性復位；支持自動 SYSREF 時序校準、無噪聲孔徑延遲（TAD）調整（19fs 步進），解決高速同步難題；
• 靈活輸出模式 ：支持 12/11/10/8 位輸出寬度，可選數據加擾功能（減少頻譜峰值耦合），支持專用選通引腳、LSB 替換選通、全數據通道選通等多種同步方式，平衡性能與引腳資源。

（三）功能增強設計

1. 校準與補償 ：支持前景校準（Foreground Calibration），自動優化線性度、增益與偏移，校準期間輸出中值碼（0x000）；可獨立調整輸入偏移電壓（±55mV 范圍）、增益及輸入終端電阻，適配不同系統誤差需求；
2. 過范圍檢測 ：雙通道模式下每通道配備 2 個可編程閾值（OVR_T0/OVR_T1），通過 ORA0/ORA1（通道 A）、ORB0/ORB1（通道 B）引腳輸出狀態，響應時間快，助力系統增益動態調整；
3. 溫度與參考 ：內置溫度監測二極管（TDIODE±），支持外部溫度傳感器接入；提供 1.1V 帶隙基準電壓輸出（BG 引腳），輸出電流 ±100μA，可用于系統參考校準。

三、器件信息

（一）型號與封裝

（二）熱學特性

四、電氣規格

（一）電源與電壓

• 推薦電源電壓 ：模擬電源 VA19（1.9V，范圍 1.82.0V）、VA11（1.1V，范圍 1.051.15V）；數字電源 VD11（1.1V，范圍 1.051.15V）；LVDS 接口電源 VLVDS（1.11.9V，范圍 1.05~2.0V）；
• 輸入電壓限制 ：模擬輸入（INA±/INB±）電壓范圍 - 11V，數字引腳（如 SYSREF±/TMSTP±）電壓范圍 - 0.31.4V，避免過壓損壞器件。

（二）功耗特性（典型值，TA=25°C）

（三）時序特性

• 孔徑延遲（TAD） ：典型值 360ps，支持精細調整（粗調 1.13ps / 步，細調 19fs / 步），無噪聲干擾，適配多器件同步；
• 孔徑抖動（TAJ） ：均方根（rms）值 55~80fs，保證高速采樣的時序穩定性；
• LVDS 輸出時序 ：DDR 時鐘頻率最高 800MHz，通道內時序偏差≤75ps，全通道偏差≤125ps，確保數據傳輸同步。

五、功能描述

（一）模擬輸入與信號處理

1. 輸入保護與調整 ：模擬輸入內置鉗位二極管，耐受最高 16.4dBm 峰值 RF 功率；支持輸入滿量程電壓（VFS）精細調整（FS_RANGE_A/B 寄存器），適配不同幅度輸入信號；
2. ADC 核心架構 ：采用 6 個 ADC 子核（Bank），雙通道模式下 2 核一組 interleaving（2 路交織），單通道模式下 4 核一組 interleaving（4 路交織），提升采樣率的同時優化動態性能；
3. 內部抖動（Dither） ：可開啟 12 位內部抖動，抑制低幅度高次諧波，平衡 SNR 與雜散性能，抖動幅度與誤差模式可通過寄存器配置。

（二）時鐘與同步系統

1. 時鐘輸入 ：支持差分 / 單端時鐘，差分模式 AC 耦合（推薦），單端模式 DC 耦合，時鐘頻率范圍 500MHz~5GHz，占空比 30%~70%；內置時鐘占空比校正器，降低外部時鐘要求；
2. SYSREF 同步 ：SYSREF 信號用于多器件同步與確定性延遲，支持自動校準（SRC_EN 寄存器），通過調整 TAD 使內部時鐘沿與 SYSREF 對齊；支持 SYSREF 窗口 ing（SYSREF_ZOOM），優化時序裕量；
3. 孔徑延遲調整（TAD Adjust） ：支持時鐘相位反轉（TAD_INV）、粗調（256 級）與細調（256 級），總延遲范圍隨時鐘頻率變化，調整過程無額外噪聲，適配外部交織擴展采樣率。

（三）LVDS 數字接口

1. 數據輸出配置 ：
   • 輸出模式：支持交錯（Staggered）與對齊（Aligned）模式，交錯模式減少輸出切換干擾，對齊模式簡化接收端時序；
   • 引腳優化：可禁用冗余時鐘 / 選通引腳（如 DCLKx_EN/STBx_EN），減少 PCB 布線；支持 LSB 替換選通（損失 1 位精度）或全通道選通（臨時中斷數據），平衡同步需求與性能；
2. 數據加擾與測試 ：支持 XOR 加擾（SCR 寄存器），降低重復數據的頻譜峰值耦合；內置用戶自定義測試模式（UPAT0~UPAT7 寄存器），可生成 8 樣本重復圖案，用于系統調試與鏈路驗證。

（四）校準與電源管理

1. 前景校準 ：需暫停信號采樣，自動校準各子核的線性度、增益與偏移，校準狀態通過 CALSTAT 引腳或寄存器反饋；支持偏移校準（CAL_OS），修正輸入緩沖器偏移，避免 DC 偏移與 fS/2 雜散；
2. 電源 - down 模式 ：PD 引腳或 MODE 寄存器可觸發全局掉電，掉電時 LVDS 輸出禁用，恢復后需等待數據管道刷新；支持單通道 / 子核獨立掉電（PD_ACH/PD_BCH），優化功耗。

六、應用設計指南

（一）電源設計

• 電源架構 ：模擬電源（VA19/VA11）與數字電源（VD11/VLVDS）獨立供電，推薦 “開關穩壓器 + LDO” 組合（如 TPS7H4002-SP+TPS7A4501-SP），降低數字噪聲耦合；
• 去耦配置 ：VA19/VA11/VD11/VLVDS 引腳旁并聯 10μF+0.1μF 陶瓷電容，BG 引腳旁并聯 10μF+0.1μF 電容，均靠近引腳放置，減少寄生電感。

（二）PCB 布局

1. 信號布線 ：
   • 模擬輸入（INA±/INB±）與時鐘（CLK±）：100Ω 差分布線，長度匹配誤差 < 5mil，避免過孔，遠離數字區域；
   • LVDS 輸出（DAx±/DBx± 等）：100Ω 緊密耦合差分對，與模擬區域間距≥2mm，減少串擾；
2. 接地與散熱 ：模擬地（AGND）與數字地（DGND）單點連接，散熱焊盤（DAP）直接接地（建議多過孔），PCB 堆疊采用 “電源層 - 接地層 - 信號層” 結構，提升散熱與抗干擾能力。

（三）初始化流程

1. 上電：同時施加 VA19/VA11/VD11/VLVDS，等待 2ms 使內部參考穩定；
2. 時鐘與模式配置：施加采樣時鐘，通過 SPI 配置 DES_EN（單 / 雙通道）、LDEMUX（解復用倍數）、LALIGNED（輸出對齊）；
3. 校準：觸發前景校準（CAL_TRIG 引腳或 CAL_SOFT_TRIG），等待 CALSTAT 或 FG_DONE 寄存器置 1，完成校準；
4. 同步與輸出：配置 SYSREF 同步（自動校準或手動窗口 ing），啟用 LVDS 輸出（LVDS_EN），確認數據正常輸出。

七、器件與文檔支持

1. 文檔與更新 ：可通過 TI 官網產品文件夾訂閱文檔更新，2024 年 2 月初始版包含完整參數與設計指南；技術支持通過 TI E2E?論壇提供，含參考設計、安全信息與常見問題解答；
2. ESD 防護 ：器件符合 JEDEC 標準，人體放電模型（HBM）±2500V，帶電器件模型（CDM）±500V，操作需遵循靜電防護流程，避免性能退化；
3. 術語與訂購 ：文檔含詳細術語表（如 DNL/INL/SFDR 等）；訂購型號需區分封裝與溫度等級，如 ADC12DL500ACF（256 球 FCBGA，-40~85°C），具體可通過 TI 官網查詢庫存與交付周期。

八、典型特性（補充說明）

• 頻率響應 ：8GHz 帶寬內增益平坦度 ±0.5dB，高頻段（如 > 4GHz）SNR 略有下降（約 1~2dB）；
• 溫度影響 ：-40~85°C 范圍內，SNR 變化≤3dB，通過定期前景校準可補償溫度漂移；
• 多器件交織 ：支持 2~4 片 ADC 外部交織，擴展采樣率至 10GSPS，需通過 TAD Adjust 與 SYSREF 保證子核時序對齊。