DDR4主要是針對需要高帶寬低功耗的場合。這些需求導致了DDR4芯片引入了一些新的特點：它摒棄了上幾代內存產品的SSTL電平接口，引用了新的I/O架構POD（Pseudo Open Drain）。這個新的特點，在實際PCB系統的設計中，引入了一些新的設計需求，在后面的一些章節中我們會詳細的介紹相關內容。先來看POD輸出和上一代DDR3電平接口標準的差異。

在STLL里接收端將信號端接到軌電壓的一半（VDD/2），而POD是VDD，如下圖

下圖為在輸出高和低的情況下，DDR4/DDR3的電流流向。當輸出為低時，SSTL/POD的都會有電流流過。因為POD是端接到軌電壓，而SSTL的端接到軌電壓的一半。所以，POD的電流會比SSTL稍大，這個也是為什么DDR4的軌電壓選用了一個稍微低一點的電平。

主要的區別在于輸出高電平時。SSTL電平將會繼續有消耗電流，并且電流大小和輸出低電平的時候一致。POD在輸出高電平時，沒有工作電流。

所以，一個降低DDR4系統功耗的方法是，盡量加大DDR4輸出高的數量。這個就是為什么DDR4中多了“DBI管腳”。DBI的全稱是Data Bus Inversion數據總線反轉/倒置，它與POD電平密不可分，它們也是DDR4區別于DDR3的主要技術突破。

正是由于POD電平的這一特性，DDR4設計了DBI功能。當一個字節里的“0”比特位多于“1”時，可以使能DBI，將整個字節的“0”和“1”反轉，這樣“1”比“0”多，相比原（反轉前）傳輸信號更省功耗。

舉個例子，當8bit lane中有至少有5個DQ都是低時，所有的Bit將會被翻轉，并且DBI（Data Bus Inversion）置低，用來指示數據線的反轉。通過這個方法，總共9個信號中（8個DQ和1個DBI），總有至少5個是被驅動為高電平。如果原始的數據中有4個或者更多的信號被驅動為高時，那么DBI信號也將會設為高，同樣，還是9個里面至少有5個為高。這樣的話，在每一個數據傳輸的過程中，都是至少有5/9的數據是高電平，可以在一定程度上降低了功耗。